La présentation est en train de télécharger. S'il vous plaît, attendez

La présentation est en train de télécharger. S'il vous plaît, attendez

1 Systèmes numériques Du microprocesseur aux circuits logiques.

Présentations similaires


Présentation au sujet: "1 Systèmes numériques Du microprocesseur aux circuits logiques."— Transcription de la présentation:

1 1 Systèmes numériques Du microprocesseur aux circuits logiques

2 2 Architecture des Ordinateurs 1- Processeurs 2- Mémoire 3- Entrées-Sorties Control Unit Arith. Logic. Unit mémoireE/S bus Processeur

3 3 Organisation de la m é moire E/S bus Processeur Mémoire Instructions + opérandes Ex: addition du contenu du registre R1 avec la valeur numérique 7 ADD R1,#7 B adresse data

4 4 Organisation de la m é moire CD04 bus d adresse 1 R/W CS CD : positionnement 2: bit R/W en lecture 3: chip select actif 4: données sur le bus D reg. dadresse CD04 H CD05 H

5 5 Organisation de la m é moire processeur D bus R/W Décodage d adresse CS1CS2CS3 M D0 CS D1 CS ES X10X 10Z10Z Exemple: mémoires de 2 Mo 21 bits d adresse CS0 CS7 a23 a22 a21 déc. 3 vers

6 6 Entr é es / Sorties Une adresse est attribuée au E/S (comme à une position mémoire) processeur D bus R/W Décodage d adresse CS mémoire 3-états interface dentrée interface de sortie

7 7 CPU La mémoire contient la suite d instructions constituant le programme ADD R1,#7 B1 07 a=a+7 langage machine assembleur langage évolué assemblage compilation Trois grands types dinstructions: transfert, calcul, branchement LD R1,#4 :chargement de la valeur numérique 4 dans le registre R1 MOV R2,ad1 :chargement du contenu de la dans R2 ADD R1,#4 :addition de la val. num. 4 au contenu de R1, résultat dans R1 SUB R2,R3 :soustrait le contenu de R3 à celui de R2, résultat dans R2 INC R1 :incrémentation de R1 de 1 BR,ad1 :branchement inconditionnel à ladresse ad1 JE,ad2 :branchement conditionnel (si le bit Z est égal à 1) à l adresse ad2

8 8 CPU Codage des instructions Nécessité de « calculer » ladresse de la prochaine instruction Code op.Opérande 1Opérande 2... Les instructions n ont pas toujours le même nombre CD04 Code CD10 Compteur de programme

9 9 CPU recherche de linstr. lecture de linstruction décodage de linstr. éxécution de linstr. fetch/decode/execute Lecture de l instruction depuis la mémoire (code op. registre d instruction IR ) Incrémentation du compteur de programme (le PC pointe le premier arg. ou la prochaine instr. ) PC Décodage de linstruction par lUC Exécution lecture des arguments (inc. PC) exécution CD04 MDR B1 IR B1 UC B1 CD05 07 CD06 ALU A007 A7 A0A7

10 10 CPU PC B1 IR UC 07 ALU A0 Instructions de branchement Branchement inconditionnel le PC est chargé avec l adresse ad1 Branchement conditionnel Appel à un sous programme Saut absolu Saut relatif Registre de « flag »... ZNOv =1 si le résultat délivré par l ALU est nul flag

11 11 CPU PC B1 IR UC 07 ALU A0 Sous Programme Appel à un sous programme flag call … … ret Mémoriser l adresse de retour Pile (stack)

12 12 CPU Sous Programme Sous programmes imbriqués call … ret Mémoire LIFO (last in - first out) Pointeur de pile (stack inst. ret PC B1 IR UC 07 ALU A0 flag SP pile

13 13 Unit é de Controle Lecture de l instruction depuis la mémoire (code op. registre d instruction IR ) Incrémentation du compteur de programme (le PC pointe le premier arg. ou la prochaine instr. ) Exécution lecture des arguments (inc. PC) 07 PCread Memoryread Memorywait Xwr ALUcmd(incX) Zread PCwr PC B1 IR UC 07 ALU flag SP pile X Z PC en lecture en écriture requête à la mémoire acquitement mémoire en lecture registre X en écriture commande de lALU registre Z en lecture PC en écriture signal généré par lUC Décodage de linstruction par lUC signal dentrée de lUC

14 14 Unit é de Controle PC B1 IR UC 07 ALU flag SP pile X Z Pour chaque instruction, lUC doit générer des signaux de commande (vers l ALU, les registres, la mémoire) en fonction de létat courant des registres et de stimuli extérieurs 2 implémentations matérielles machine cablée machine microprogrammée

15 15 Num é ration Représentation d un entier: a n-1 : MSB, bit de poids fort a 0 : LSB, bit de poids fort 2 10 = kilo 2 20 = Méga Code héxadécimal =C h C5B3 h

16 16 Num é ration Représentation des entiers négatifs: Module et signe: N = 0a n-1 ….a 1 a 0 -N = 1a n-1 ….a 1 a 0 4 = = 1100 Complément à 1: N = a n-1 ….a 1 a 0 -N = a n-1 … a 1 a 0 4 = = 1011 Complément à 2: N = a n-1 ….a 1 a 0 -N = a n-1 … a 1 a = N = = 1100

17 17 Num é ration Intérêt du C2: Addition binaire: La soustraction est un cas particulier de l addition:

18 18 Alg è bre de Boole Variable logique: variable appartenant à {0,1} Fonction logique: fonction de variables logiques prenant ses valeurs dans {0,1} Addition: A+B A B A B 00 0 Produit: A.B

19 19 Alg è bre de Boole Quelques propriétés: (A+B).C = A.C + B.C (A.B)+C = A+C. B+C ! Théorèmes de de Morgan: A + B = A. B A. B = A + B Généralisation: F(A i, +,. ) = F(A i,., + )

20 20 Portes logiques é l é mentaires Matérialisation des variables logiques : Les variables logiques sont représentées (le plus souvent) par des tensions V H et V L Portes élémentaires: porte NAND A S V alim B A B A.B A B 11 1

21 21 Portes logiques é l é mentaires A B 1 Portes élémentaires: porte NOR A V alim B S 00 A B A+B

22 22 Portes logiques é l é mentaires Simplification d une fonction logique N DCBA Exemple: afficheur 7-segments traduction visuelle de nombres écrits en binaire sur un afficheur comportant 7 DEL le décodeur est un circuit qui active les segments de a à g en fonction du code de N a g d b ce f table de Karnaugh: 0 BA DC xxxxxx

23 23 Portes logiques é l é mentaires Simplification d une fonction logique 0 BA DC xxxxxx a = situation jamais atteinte simplification possible:

24 24 Portes logiques é l é mentaires Simplification d une fonction logique 0 BA DC xxxxxx a = Adjacences dans la table de Karnaugh 11 DCBA + DCBA= DCA DB 11 DCB 11 DCA

25 25 Param è tres é lectriques et temporels Définition des niveaux logiques Rappelons le circuit de l inverseur CMOS ES V alim La caractéristique de transfert de l inverseur est donné par (série HC): V alim VeVe VsVs

26 26 Param è tres é lectriques et temporels Définition des niveaux logiques V alim VeVe VsVs A A v e1 v s1 =v e2 v e2 v s2 A

27 27 Param è tres é lectriques et temporels Définition des niveaux logiques V alim VeVe VsVs A A ? v e1 v s1 =v e2 v e2 v s2 A? v s1 =v e2 variation de la tension d alimentation effet de la température

28 28 Param è tres é lectriques et temporels Définition des niveaux logiques V alim VeVe VsVs A A v e1 v e2 v s2 A V ILmax V IHmin V OLmax V OHmin V OLmax V IHmin

29 29 Param è tres é lectriques et temporels Définition des niveaux logiques valeur minimale de la tension d entrée pour que le signal soit vu comme « 1 » valeur maximale de la tension d entrée pour que le signal soit vu comme « 0 » dans les conditions du test le circuit assure cette tension

30 30 Param è tres é lectriques et temporels Courants de sortie E=0 S=1 V alim IOHIOH E=1 S=0 V alim I OL

31 31 Param è tres é lectriques et temporels Courants de sortie E S V alim I OL V alim charge E S V alim E S =0=1 1 t vsvs =1=1=0=0 0 IOHIOH t vsvs =0=0=1=1 Courant statique 0 Consommation de courant en commutation

32 32 Param è tres é lectriques et temporels Courants de sortie courant maximal délivré par l alimentation au repos courants minimaux fournis à la charge pendant les transitions

33 33 Param è tres é lectriques et temporels Paramètres temporels t pH L t pL H tftf t t E S E S t p : temps de propagation t t : temps de transition condition de charge

34 34 Param è tres é lectriques et temporels Paramètres temporels écart relatif maximal

35 35 Quelques fonctions combinatoires Comparaison de deux mots binaires La plupart de ces fonctions sont nécessaires à la réalisation d un système à µP, elles existent souvent aussi sous la forme de boitiers standards

36 36 Quelques fonctions combinatoires Générateur de parité Lors du traitement ou de la transmission d'un mot binaire, il peut arriver qu'une erreur sur un des bits intervienne (à la suite d'une variation des tensions d'alimentation ou d'une perturbation). En ajoutant à l'information utile, un bit supplémentaire appelé "bit de parité", il est possible de détecter qu'une erreur s'est produite. Ce bit vaut "1" si le nombre de "1" contenu dans le mot utile est pair: Ex: A7:A even odd 1 0 A7:A even odd 1 0 contradiction

37 37 Quelques fonctions combinatoires Multiplexeur/Démultiplexeur

38 38 Quelques fonctions combinatoires Arithmetic and Logic Unit ALU 16 bits choix d un fonctionnement « en ligne » ou synchronisé sortie 3-états choix de l opérande sélection de l opération retenue entrante bits d état registre opérande

39 39 Quelques fonctions combinatoires Arithmetic and Logic Unit

40 40 Logique s é quentielle 0 Principe État initial Mémorisation E1E1 E2E2 S1S1 S2S2

41 41 Logique s é quentielle 0 Principe E1E1 E2E2 S1S1 S2S2 E10110E10110 E21010E21010 S1101S1101 S2011S2011 mém. Table de vérité

42 42 Logique s é quentielle Principe t E1E1 t E2E2 t S2S2 t E1E1 t E2E2 t S2S2 Les sorties dépendent des entrées, des états précédents des entrées et des temps de retard dans les circuits

43 43 Logique s é quentielle 0 Principe 1 E1E1 E2E2 Q R01XR01X S10XS10X Q10Q10 mém. Table de vérité S T R 1 t R S T t S t T110T110

44 44 Logique s é quentielle D latch E1E1 E2E2 Q D10XD10X Q10Q10 mém. Table de vérité D T D T t S t T110T110

45 45 Logique s é quentielle bascule D (D flip-flop) D10XD10X Q10Q10 mém. Table de vérité D T t Q t T 1,0 Q D T T T t T t

46 46 Logique s é quentielle Applications des bascules D Q DT Q DT Q DT Q DT D0:Dn T Registre parallèle DQ QT Division de fréquence t D Q t T t

47 47 Logique s é quentielle bascule JK (JK flip-flop) T t K t t J t Q Toggle (J=1 et K=1) Mémor. (J=0 et K=0) Mise à 1 (J=1 et K=0) Mise à 0 (J=0 et K=1) J K T Q JX0011JX0011 KX0101KX0101 T 0,1, état futur Q n Q n Q n-1 mémor. mise à 0 mise à 1 toggle J01XXJ01XX KXX10KXX10 état antérieur Q n état futur Q n

48 48 Logique s é quentielle Fonctions séquentielles: comptage t Q0Q0 t T t Q1Q1 t Q2Q Chaque sortie est obtenue à partir de la précédente par une division par 2 de la fréquence

49 49 Logique s é quentielle Fonctions séquentielles: comptage t Q0Q0 t T t Q1Q1 t Q2Q JQ Q K T 1 JQ Q K T 1 JQ Q K T 1 Q0Q0 Q1Q1 Q2Q2 7064

50 50 Logique s é quentielle Fonctions séquentielles: comptage JQ Q K T 1 JQ Q K T JQ Q K T Q0Q0 Q1Q1 Q2Q2 Ck Q 0 change d état à chaque transition de Ck Q 1 change d état à chaque transition de Ck, si Q 0 =1 Q 1 change d état à chaque transition de Ck, si Q 0.Q 1 =1 Compteur synchrone

51 51 Logique s é quentielle Fonctions séquentielles: comptage

52 52 Logique s é quentielle Fonctions séquentielles: registres Registre parallèle: Q DT Q DT Q DT Q DT D0:Dn T Q0:Qn Les données d entrée (D0:Dn) sont transmises en sortie (Q0:Qn) à chaque front d horloge

53 53 Logique s é quentielle Fonctions séquentielles: registres Registre à décalage: DQ QT DQ QT DQ QT T


Télécharger ppt "1 Systèmes numériques Du microprocesseur aux circuits logiques."

Présentations similaires


Annonces Google