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Implémentation analogique de décodeurs correcteurs derreurs Hamid Meghdadi Superviseur: Prof. Jean Pierre Cances Juillet 2007.

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1 Implémentation analogique de décodeurs correcteurs derreurs Hamid Meghdadi Superviseur: Prof. Jean Pierre Cances Juillet 2007

2 Sommaire Introduction Logiciel CADENCE Décodage analogique Travaux réalisés –Hamming (8,4) –Tail biting Convolutif (7,5) –LDPC Quasi-cyclique Conclusion

3 Introduction Bruit ÉmetteurRécepteurCanal Bruit Les informations reçues peuvent être différentes de celles envoyées Bruit Erreur

4 Introduction Bruit Erreur Parité Bruit Erreur Parité –Détection derreur –Correction derreur Utiliser parité paire Envoyer deux fois la même séquence dinformation Avec les codages plus efficaces on peut détecter ou éventuellement corriger les erreurs Codage

5 Introduction Bruit Erreur Parité –Détection derreur –Correction derreur Codage: –Rate: R = k / n –Distance Hamming ( d ) Pouvoir de détection : d – 1 Pouvoir de correction : Coût Protection Distance de Hamming: Le minimum du nombre de positions où deux mots de codes sont différents Rate

6 Introduction Codes convolutifs Séquence codée: Code convolutifCode convolutif (7,5) (111) 8 (101) 8 Message à coder:

7 Introduction Code en blocs –Couper la séquence de linformation en blocs de taille k –Coder chaque bloc de taille k en un bloc de taille n Espace vectoriel k dimensionnel (2 k vecteurs) Espace de message Espace vectoriel n dimensionnel (2 n vecteurs) Espace de code

8 Introduction Code en blocs (suite) message matrice génératrice Code Matrice de vérification de parité

9 Introduction Code en blocs (suite) Chaque ligne de matrice H: Une équation de parité

10 Logiciel CADENCE Simulateur spectre Le logiciel le plus répandu pour la conception des circuits intégrés Démarche: –Schematic –Symbol –Simulation –Optimisation

11 Décodage analogique (Factor graph) Une méthode pour présenter la matrice H. Pour chaque ligne de H on a un nœud de vérification de parité Pour chaque colonne de H on a un nœud de variable Un nœud de variable (VN j ) est connecté à un nœud de vérification(FN i ) si et seulement si h i,j est 1. Un nœud de vérification vaut 1 si la somme des valeurs de tous les nœuds de variable connectés à celui-ci est égale à 0

12 Décodage analogique (Factor graph) Exemple: Hamming (8,4)

13 Décodage analogique (Notion de LLR) Projection LLR (Log-Likelihood Ratio) Bit soft LLRBit softBit hard L(X)λ(X)xSymbole [-,+][-1,+1]-1,1Domaine

14 Décodage analogique (Soft XOR- Boxplus)

15 Boxplus à trois entrées:

16 Décodage analogique (Algorithme de Sum-Product) ji

17 Décodage analogique (Circuits de base)

18 Décodage analogique (Réalisation de Boxplus)

19 MOS: –Saturation: Parabolique –Subthreshold: Exponentiel V GS V Th I DS qq nA Avantage: –Consommation Inconvénient: –Rapidité CourantRapidité

20 Décodage analogique (Réalisation de Boxplus) Product: –Multiplicateur –V x et V y :Niveaux differents Norm: –Normaliser la sortie de Product pour être utilisable par les étages suivants

21 Décodage analogique ( Simulation de Boxplus) Boxplus – théorique Boxplus – pratique Boxplus – 3D (pratique)

22 Décodage analogique (Entrée de circuit) Résultat: –Bonne linéarité –Peu doffset –V=34 mV * LLR Émetteur Canal Bruit x

23 Hamming (8,4)

24 Décision hard Tension de sortie (mV) Tension dentrée (mV) P(u i =0) (a priori) Mot de code erroné Mot de code sélectionné Bit Simulation DC

25 Hamming (8,4) Simulation du mode transitoire

26 Tail biting (7,5) convolutif c i : Informations du canal u i : Message décodé (Pas de probabilité à priori)

27 Tail biting (7,5) convolutif

28 Mesure de rapidité (600 Kbit/sec) Réponse transitoire

29 Tail biting (7,5) convolutif Simulation très lente 20 heures par point

30 LDPC Quasi-cyclique LDPC –Low Density Parity Check –Codes très puissants –Proposé par Gallager en 1963 Génération –Aléatoire –Matrices circulantes –….

31 I x est la matrice didentité 7x7 dont les lignes sont permutées à gauche de x-1 positions. LDPC Quasi-cyclique Nœuds de vérification de parité Nœuds de variable

32 Période = 1 LDPC Quasi-cyclique

33 Rate = 8/21 Chaque bloc: –8 bits –7 éléments de base –21 nœuds de variable –14 nœuds de vérification

34 LDPC Quasi-cyclique 12 Code modulaire On peut choisir le nombre de bits de linformation Connectique simple

35 Conclusion Perspectives: –Analyse de TEB –Optimisation des paramètres de circuit –Fabrication des circuit conçus –Utiliser plus dun décodeur à la fois afin daugmenter la rapidité –Étudier des décodeur plus efficaces Bilan: –Autonomie –Approfondir ses connaissances de théorie de linformation –Prise en main du logiciel CADENCE –Se familiariser avec les décodeurs analogique

36 Merci de votre attention Hamid Meghdadi Master Recherche 2 - CHFO ENSIL 3 – ELT 5 Juillet 2007


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