La présentation est en train de télécharger. S'il vous plaît, attendez

La présentation est en train de télécharger. S'il vous plaît, attendez

1 Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits au delà du GS/s pour loscilloscopie numérique. Sinusoïde de 50MHz, 1Vc, échantillonnée.

Présentations similaires


Présentation au sujet: "1 Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits au delà du GS/s pour loscilloscopie numérique. Sinusoïde de 50MHz, 1Vc, échantillonnée."— Transcription de la présentation:

1 1 Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits au delà du GS/s pour loscilloscopie numérique. Sinusoïde de 50MHz, 1Vc, échantillonnée à 2Gs/s par la MATRICE V1 D. Breton, M.Bouchel, V.Tocut E. Delagnes

2 2 Description générale du circuit Circuit intégré spécifique (ASIC) basé sur les développements de mémoires analogiques pour lexpérience ATLAS (collaboration IN2P3/CEA). Échantillonnage et sauvegarde analogique de 2500 points dun signal sur une tranche de temps, avec les caractéristiques suivantes : Grand rapport signal/bruit (12bits soit 76dB). Basse consommation (500mW crête). Large bande passante (>300MHz). Fréquence déchantillonnage variable jusquà 2 GS/s. Très faible coût (~30 Euros/voie). Compacité(<2cm²). Gain apporté sur des cartes dacquisition par rapport à létat de lart, basé sur des ADC flash : facteur 10 sur le rapport signal/bruit, la consommation et la taille facteur 100 sur le coût

3 3 Cadre du projet : une R&D valorisée Brevet français (CNRS/CEA) déposé par D.Breton et E.Delagnes sur le concept en avril 2001, et actuellement en phase dextension PCT tous pays. Dans le domaine de loscilloscopie numérique, partenariat avec Chauvin-Arnoux/Métrix via le C4I. Circuit utilisé ici comme cœur de deux nouvelles gammes dappareils (portables et fixes). Prototypes développés et validés sur dans le cadre dun contrat de 1MF. Mise sur le marché des appareils début Négociation sur les royalties (menée par le FIST) en cours. Champs dapplications potentiels très larges : industriels à prospecter (radar, imagerie médicale, …). utilisation interne en cours : au CEA, pour Mégajoule. à lIN2P3, pour ATLAS et dautres jespère...

4 4 Problématique commerciale Le TDS 220 de TEKTRO et ses successeurs (série TDS 300) ont bouleversé le marché de loscilloscopie numérique de bas et moyenne gamme : Faible coût. Basse consommation. Compact. Fréquence déchantillonnage respectable >= 1 GS/s. Ils utilisent des mémoires analogiques qui intègrent également la gestion du trigger. Pour survivre, un fabricant doscilloscopes doit pouvoir proposer des produits du même type si possible plus performants. Portable

5 5 Historique du projet C4I à la recherche dexperts en mémoires analogiques pour Métrix. Premier contact LAL/SACLAY/C4I/ Métrix : jan 97. Quelques mois de réflexion puis dépôt de bilan de Métrix. Rachat par Chauvin-Arnoux début 98. Reprise du contact : nov. 98. Dépôt enveloppe Soleau à lINPI : fév 99. Cahier des charges et contrat juillet 99. Travail de design des circuits en parallèle depuis début 99. 1ère soumission (échantillonneur seul) : novembre 99. Début des tests : mars 00. 2ème soumission (chip complet) : février 01. Dépôt du brevet : 23 avril 01. Tests : depuis juin 01. Toujours en cours …

6 6 Fétalon (50MHz) Ampli vertical Gestion du trigger + Base de temps + Détecteur de pic + Échantillonneur analogique (20 lignes x 128 colonnes) Vin Schéma fonctionnel dun canal doscilloscope Processeur Liaison série + - Trigger brut ADC 12 bits 1,25MHz Partie centrale de commande Un canal ECRAN Tableau de commandes Barrière disolation

7 7 Matrice analogique des cellules de stockage (20 lignes x 128 colonnes) Mux Vin Vout Buffers de sortie Base de temps (17 bits) Fétalon (50MHz) Horloge décriture VA Schéma fonctionnel de léchantillonneur Synchronisation Trigger asynchrone Vernier VA Trigger synchrone Interface série Sel + - Gestion de la logique et lecture de la matrice Liaison série ADC Data 12 Gestion de l ADC Buffers d entrée + - Logique Logi- que Logique Logi- que Gestion du trigger Buffers de lecture PhototrigStop écriture Trigger brut Détecteur de pic Bypass Proto 1

8 8 Cahier des charges initial de léchantillonneur Echantillonnage variable de 2,5MS/s jusquà 1GS/s. Bande passante analogique: 130MHz. Gamme dynamique : >=7 bits puis >= 10 bits RMS. Profondeur mémoire : 2500 points. Amplitude max : 1V crête- crête. Fréquence dhorloge principale : 50MHz. Fréquence de lecture : 1,25MHz. Jitter déchantillonnage : < 200ps RMS. Distorsion harmonique : < 60dB pour un sinus de 25MHz. Détecteur de pics entrelacé (min, max et signal sur la même période de temps) : précision 20% à 100MHz équivalent. Consommation : < 1W en acquisition continue. Techno : pur CMOS 0.8µm dAMS (la moins chère du marché)

9 9 Comment échantillonner à Fs=1Gs/s lorsque lhorloge ne fait que Fp=50Mhz ?? 1.On propage une impulsion calibrée à travers une ligne à retard contrôlable de L (=20) pas. 2.La sortie de chaque pas commande les switches de léchantillonneur. 3.On asservit en phase la dernière sortie de façon à ce que le délai total de la ligne à retard (DLL) soit exactement égal à une période de Fp. 4.Pour obtenir (500MHz>= Fs >=50MHz), on autorise un échantillonnage sur n, grâce à un masque de sélection. 3.On fait tourner le masque pour ne pas perdre de cellule. 4.Pour Fs<=50MHz, on change Fp (Fp=Fs et on écrit donc en ligne). Comp De Phase d ddddd +20ns = Fronts déchantillonnage Track=commande switchs DLL (Une période dhorloge) BER BEH Cs SE B SEHN SEHP enw* wi* enw wp Nouveau concept

10 10 Registre de validation pair C colonnes (128) Vin+ Amplis tampons d écriture Registre décriture des colonnes Registre de validation impair Lignes à retard asservies Comparateurs de phase et pompes de charge Fp Registre de référence Vin- Fp Col 1 Col C Col C/2 +1 Mise en forme Structure de léchantillonneur : une mémoire circulaire L lignes (20) différentielles

11 11 Arrêt de la Matrice 1.A larrivée du Trigger: => Recopie au vol de la position des pointeurs. Mesure analogique fine du temps entre le trigger et lhorloge (vernier). 2.Après traitement du trigger dans BTA (pré-trig, post-trig, trig after delay), génération du STOP : Arrêt de lécriture. Puissance coupée dans les amplis (90% du temps). Attente de la lecture.

12 12 La lecture... 1.Lecture de létat des registres. 2.Lecture séquentielle de toutes les capas. 3.Le µP réordonne les données. 4.Le µP recale les données / Trigger 5.Acquisition relancée. 6.Affichage.

13 13 Voici lanimal: (version 2) 60 mm transistors 3/4 full custom 1/4 std cells Boîtier EDQUAD mm pitch

14 14 Résultats 1.Principe validé et cahier des charges largement dépassé dès le premier proto de novembre ème soumission ambitieuse davril 2001 : Ajout du Min-max et du Bypass + améliorations mineures. Intégration: De la liaison série + Base de temps. De la logique de trigger (logique 300MHz). 3.Chip reçu en juin 2001, banc de test (=oscillo) prêt (en partie) en Sept 2001 IS, BDT, Trigger = OK à 98% Partie analogique (testée sur un autre banc) OK à 99%. 4. Tests de lensemble toujours en cours. C4I + METRIX

15 15 Performances mesurées Echantillonnage : 2,5MS/s jusquà 2GS/s en différentiel. Bande passante : 230MHz (normale)-320MHz(boostée). Gamme dynamique : >= 12 bits RMS. Profondeur mémoire : 2500 points. Amplitude max : 2V crête-crête. Fréquence dhorloge principale : 50MHz (fonctionne à 100MHz => 2GS/s). Fréquence de lecture : 1,25MHz. Jitter déchantillonnage : 30ps RMS. Distorsion harmonique : < 25MHz. Précision vernier : < 35ps RMS. En vert : au delà du cahier des charges

16 16 Piédestaux 1Gs/S => FPN + bruit ~ 1adcc rms (0.6mV) Sinus 10MHz / 1GS/s, 1V Toute la profondeur mémoireUn zoom.. Tels que vus par lutilisateur

17 17 Sinus 10MHz / 250MS/s 1VRéponse à un échelon de 1.5V 1GS/s Sinus 50MHz,1Vc,2GS/sFFT sinus 10MHz, 1GS/s -60 dB

18 18 Utilisation pour application neutronique au CEA sur Mégajoule Circuit « Matrice» seuil Trigger Discriminateur + logique du trigger Buffer dentrée Ampli Microcircuit ~*20 ~50cm 50 Anode du µMégas ADC + FIFO câble en Nappe 30m PC + Labview Carte dacquisition Banc de test Métrix. Va être remplacé par une nouvelle carte VME en cours de développement au LAL et qui sera utilisée chez nous pour ATLAS.

19 19 Suite du projet. Production dune première série de chips dans lété 2002 avec de toutes petites modifs. Objectif de commercialisation du 1 er scope début Négociation de la session de licence du brevet difficile (menée par le FIST). Malgré les performances de la puce elle-même (il faut les exploiter ! ), le retard de METRIX sur la concurrence nest que partiellement comblé (20 ans de R&D sur ce type dappareils chez TEKTRO). Des fonctionnalités comme la FFT single shot propre sont en effet novatrices (grâce au très grand rapport signal/bruit). Notre prestation se termine, mais METRIX est demandeur pour une suite. Nous développons actuellement une carte VME dacquisition multicanaux basée sur la matrice pour utilisation dans des projets de physique. Devrait être prête a lautomne.

20 20 Conclusion/Enseignements tirés Le projet MATRICE a permis : De valoriser 6 ans de R&D sur ATLAS pour un montant de 1MF. De faire profiter une P.M.E. française des acquis liés aux développements pour la Big Science (ce nest pas si fréquent). Techniquement, lintérêt du projet réside: Dans la possibilité daller jusquau bout dune idée technique => réalisation + dépôt de brevet (tout de même long et fastidieux : 4 à 5 ans en tout ! ). Dans le fait que le projet était suffisamment éloigné de lacquis. Dans le fait que nos labos profitent déjà des développements techniques réalisés. Ceci nest possible que si la relation labo-industriel est équilibrée: Contrat à tiroir avec dates jalons. Risques partagés entre industriel et labo. Esprit de collaboration plus que de sous-traitance. Lindustriel est tres intéressé dans le marché : Il paye la « main-dœuvre » bon marché, et il ne paye pas lexpertise. Il profite de financements ANVAR.

21 21 Pour finir, la preuve que notre projet intéresse …le CEA, qui nous demande maintenant dêtre candidats à son concours national didées !

22 22 Et la suite... Tous les volontaires sont invités à une petite partie de soccer devant la terrasse à 19h. Mesdames et Mesdemoiselles, vous êtes les bienvenues !


Télécharger ppt "1 Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits au delà du GS/s pour loscilloscopie numérique. Sinusoïde de 50MHz, 1Vc, échantillonnée."

Présentations similaires


Annonces Google