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Test Intégré pour Convertisseurs Analogique/Numérique Serge Bernard LIRM MONTPELLIER UNIVERSITE MONTPELLIER II SCIENCES ET TECHNIQUES DU LANGUEDOC 13 Avril.

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1 Test Intégré pour Convertisseurs Analogique/Numérique Serge Bernard LIRM MONTPELLIER UNIVERSITE MONTPELLIER II SCIENCES ET TECHNIQUES DU LANGUEDOC 13 Avril 2001

2 2/49 Plan FIntroduction FAnalyse de réponses de test u Architecture haut-niveau u Implantation bas-niveau FGénération de stimuli de test u Générateur de rampe auto-calibré FConclusion

3 3/49 Introduction Aujourdhui Coût de fabrication Test Numérique Test Analogique Futur Coût de fabrication Test Numérique Test Analogique * G.W. Roberts Coût relatif dun circuit mixte*

4 4/49 Introduction Circuit Mixte Test Structurel CVT BIST n bits AnalogiqueNumérique Test Fonctionnel ? AnalogiqueNumériqueCAN

5 5/49 Introduction Convertisseur A/N Idéal LSB = PE/2 n Entrée Analogique droite de transfert Sortie Numérique V T1 V T2 V T3 V T4 V T5 V T6 V T7 PE 011

6 6/49 Introduction Paramètres des CAN Erreur dOffsetErreur de Gain Entrée Analogique Sortie Numérique Erreurs de N-L Entrée Analogique Sortie Numérique NLI Entrée Analogique Sortie Numérique Idéale Offset Gain NLD

7 7/49 ADC Introduction Test par Histogramme Temps PE Tension analogique 0 Code i Fréquence dapparition H(i) Paramètres Offset Gain NLD NLI Code i Fréquence dapparition idéale H idéal (i) + -

8 8/49 CAN Générateur de stimuli de test Analogiques Objectif n bits Entrée Analogique Sortie Numérique Introduction Circuit Intégré Paramètres Fonctionnels Analyseur de réponses de test

9 9/49 Plan FIntroduction FAnalyse de réponses de test u Architecture haut-niveau u Implantation bas-niveau FGénération de stimuli de test u Générateur de rampe auto-calibré FConclusion

10 10/49 Analyse : Architecture haut-niveau CAN Générateur de signaux Analogiques n bits Entrée Analogique Détecteur Contrôleur 2 n Mots Mémoires (Histo. Mesuré) 2 n Mots Mémoires (Histo. Idéal) DSP ou -Processeur Exploitation Paramètres Fonctionnels Sortie Numérique Circuit Intégré Surface excessive Entrée

11 11/49 Code i H(i) m Codes NLI (i) i j=1 NLD (j) NLD(i) idéal H )i(H idéal H n 2 Division par une ConstanteAdditionSoustraction Offset idéal H2 )1(H)(H Analyse : Architecture haut-niveau Simplifications des opérateurs H idéal H extreme i Entrée i Code 1Code 2 n

12 12/49 Code 1Code 2 n Code 1Code 2 n Code 1Code 2 n Code 1Code 2 n NLI (i) i j=1 NLD (j) NLD (i) idéal H )i(H idéal H (i)(i) (i)(i) m Codes Code 1Code 2 n i i 2n2n DivisionAdditionSoustraction Constante Analyse : Architecture haut-niveau Code i H(i) Simplifications des opérateurs Entrée 2n2n DivisionAdditionSoustraction H idéal (i) Tan

13 13/49 Analyse : Architecture haut-niveau Structure BIST Optimisée CAN Générateur de signaux Analogiques n bits Entrée Analogique Détecteur Contrôleur 2 n Mots Mémoires (Histo. Mesuré) 2 n Mots Mémoires (Histo. Idéal) Exploitation Paramètres Fonctionnels Sortie Numérique Circuit Intégré Opérations simples - Entrée

14 14/49 Analyse : Architecture haut-niveau Technique de Décomposition Temporelle Phase 1: Phase 2: Phase 3: Phase 4: TEMPS Calcul de lOffset Calcul du Gain Calcul des NLD Calcul des NLI Resources de test réutilisées 1 Mot Mémoire Histogramme expérimental Calcul du Code 1 Calcul du Code 2 n Calcul du Code N1 Calcul du Code N2 Calcul du Code 1 2 n Calcul du Code 2 n Calcul du Code 1 Calcul du Code 2 n Etape 1: Etape 2: Etape 1: Etape m: Etape 1: Etape 2 n : Etape 1: Etape 2 n : Entrée

15 15/49 Analyse : Architecture haut-niveau Offset = R1 = 0, R2 = 0 for n échan = 1 to N T if code = 1then R1 = R1 + 1 n échan = n échan + 1 for n échan = 1 to N T if code = 2 n then R2 = R2 + 1 n échan = n échan + 1 R1 = R1 - R2 Offset Offset = R1 / K Etape 2 Etape 1 - Ressources matérielles nécessaires Entrée K [ H (1)-H(2 n ) ] 4 2 Registres 4 1 Additionneur 1 Soustracteur 1 Diviseur

16 16/49 Analyse : Architecture haut-niveau H (i) H idéal (i) i=N1 N2 1 m Gain = R2 = 0 for i = N1 to N2 R1 = 0 for n échan = 1 to N T if code = i then R1 = R1 + 1 n échan = n échan + 1 R1 = R1 / H idéal (i) R2 = R1 + R2 i = i + 1 Gain Gain = R2 / m Etape i 4 2 Registres 4 1 Additionneur 1 Diviseur Ressources matérielles nécessaires Entrée

17 17/49 Analyse : Architecture haut-niveau R2 = 0 for i = 1 to 2 n R1 = 0 for n échan = 1 to N T if code = i then R1 = R1 + 1 n échan = n échan + 1 R1 = R1 / H idéal (i) R1 = R1 - 1 NLD (i) NLD (i) = R1 R2 = R1 + R2 NLI (i) NLI (i) = R2 i = i NLD (j) j=1 i NLI (i) = NLD (i) = H (i) H idéal (i) Registres 4 1 Additionneur 1 Soustracteur 1 Diviseur Ressources matérielles nécessaires Entrée Etape i

18 18/49 Analyse : Architecture haut-niveau Structure BIST Optimisée Entrée CAN Générateur de signaux Analogiques n bits Entrée Analogique Détecteur Contrôleur Paramètres Fonctionnels Sortie Numérique Circuit Intégré 2 Mots Mémoire (Histo. Mesuré) Opérations simples - 2 n Mots Mémoires (Histo. Idéal) Exploitation

19 19/49 Analyse : Architecture haut-niveau Mémorisation de lhistogramme idéal 2 Mots Mémoire Pour le stockage de l Histogramme Idéal Distribution Uniforme Signal triangulaire H idéal H extrême Histogramme Entrée Signal Sinusoïdal Distribution Non-Uniforme 2 n Mots Mémoire Pour le stockage de l Histogramme Idéal H(i) Histogramme

20 20/49 Histogramme Estimé Code i Histogramme H est (i) Analyse : Architecture haut-niveau Mémorisation de lhistogramme idéal Code i Histogramme H idéal (i) Histogramme Idéal NTNT H idéal (i) = sin -1 2i-2 n 2. PE A entrée sin -1 2i-2 n PE A entrée - 4 2k+1 Registres 4 1 Additionneur, 1 Diviseur Entrée H k est (i) = k i + k H est (i) = i + H est (i) = i +

21 21/49 Analyse : Architecture haut-niveau Structure BIST Optimisée Entrée Détecteur Contrôleur 2 Mots Mémoire (Histo. Mesuré) Opérations simples - 2 Mots Mémoires (Histo. Idéal) Exploitation Entrée Détecteur Contrôleur 2 Mots Mémoire (Histo. Mesuré) Opérations simples - 2k+1 Mots Mémoires (Histo. Idéal) Exploitation Entrée

22 22/49 PlanPlan FIntroduction FAnalyse de réponses de test u Architecture haut-niveau u Implantation bas-niveau FGénération de stimuli de test u Générateur de rampe auto-calibré FConclusion

23 23/49 Analyseur : Implantation bas-niveau Exploitation Contrôleur Détecteur Structure BIST Détecteur Contrôleur 2 Mots Mémoire (Histo. Mesuré) Opérations simples - 2 Mots Mémoires (Histo. Idéal) Exploitation Entrée

24 24/49 Analyseur : Implantation bas-niveau FGénération du Code de Référence FComparaison de ce Code avec la sortie du CAN Détecteur de Code Compteur Comparateur Exploitation Contrôleur Détecteur Entrée

25 25/49 Analyseur : Implantation bas-niveau Sortie CAN[i+1] RDC_Set RDC_Clear Code suivant Contrôle Sortie Comparateur O1[i+1] O2[i+1] RDC_bloc_1bit [ i+1] Nombre de Blocs = Nombre de bits Exploitation Contrôleur Détecteur Détecteur de Code O1[i-2] O2[i-2] Sortie CAN [i-1] RDC_bloc_1bit [ i-1] Entrée Sortie CAN[i] RDC_bloc_1bit [ i]

26 26/49 Analyseur : Implantation bas-niveau Module dExploitation Compteur / Décompteur Additionneur 2 Mot Mémoire (Histo. Mesuré) H(i) Compteur if code = i then R = R + 1 Soustracteur H(1) - H(2 n ) if code = 2 n then R = R + 1 if code = 1 then R = R + 1 Compteur/ Décompteur - Diviseur 2 Mots Mémoire (Histo. Idéal) 1 m.H Idéal H Idéal = 2 P & m = 2 Z Décalage de (P+Z) bits Exploitation Contrôleur Détecteur Entrée

27 27/49 Analyseur : Implantation bas-niveau EM_Clear Ext_Clock c2 c1 S1[i+1] S2[i+1] EM_Out[i+1] [ i+1] RE_bloc_1bit EM_Out[i] [ i+1] RE_bloc_1bit S1[i-2] S2[i-2] EM_Out[i-1] [ i+1] RE_bloc_1bit Nombre de blocs = F( Gain, NLD ) Exploitation Contrôleur Détecteur Module dExploitation Entrée

28 28/49 Analyseur : Implantation bas-niveau Contrôleur Library IEEE; use IEEE.std_logic_1164.all entity Contol_Unit is port(ck,startS,endS,In0: in std_logic; c1,c2,clr_DM : Out std_logic); end Control_Unit architecture ArchControl of Control_Unit is type state is (Ini_Etat, o1,o2,o3,o4,o5,o6,o9); signal nextEtat, presEtat: state; begin control : process (presEtat, startS,endS,In0) begin nextEtat <= presEtat case (presEtat) is... VHDL Synopsys Exploitation Contrôleur Détecteur Entrée

29 29/49 Analyseur : Implantation bas-niveau Exemple dune Structure BIST Nombre de bits : 6 Exploitation H Ideal =2 5 & m=2 4 Sortie_RE[i] [ i+1] RE_1bit 10 x [ i] NLD = 0.03 LSB NLD = 0.03 LSB Gain = 0.05 LSB Gain = 0.05 LSB Exploitation Contrôleur VHDL Contrôleur Sortie CAN [i] RDC_1bit [ i] 6 x Détecteur N bits Détecteur Entrée

30 30/49 Analyseur : Implantation bas-niveau AMS0.6u Surface CAN 3,3 mm 2 100Ms/s6 bits Analyseur 0,11 mm 2 6 bits Exemple dune Structure BIST Entrée 4,2 % <

31 31/49 Analyseur : Implantation bas-niveau Structure BIST Optimisée Entrée Détecteur Contrôleur 2 Mots Mémoire (Histo. Mesuré) Opérations simples - 2k+1 Mots Mémoires (Histo. Idéal) Exploitation Entrée

32 32/49 Analyseur : Implantation bas-niveau Programme dEvaluation Approche classique LABVIEW du CAN Paramètres du CAN Offset Gain DNL INL Notre Approche LABVIEW Paramètres du CAN Offset Gain DNL INL Comparaison Entrée Modèle du CAN n, Offset, Gain, NL Paramètres du test (N T, A entrée )

33 33/49 Analyseur : Implantation bas-niveau

34 34/49 Validation Analyseur : Implantation bas-niveau Entrée Erreur doffset NLI NLD Erreur de gain 1,5 1 0,5 0 1,5 1 0,5 0 1,5 1 0,5 0 0,25 0 Notre Approche Classique # 1 LSB # 2# 3# 4# 1# 2#3# 4 # 3# 2# 1#4# 3# 2# 1

35 35/49 Validation Analyseur : Implantation bas-niveau Entrée 2,1% %

36 36/49 Plan FIntroduction FAnalyse de réponses de test u Architecture haut-niveau u Implantation bas-niveau FGénération de stimuli de test u Générateur de rampe auto-calibré FConclusion

37 37/49 Générateur de rampe auto-calibré FQualité du générateur Qualité du CAN u Linéarité u Précision sur la valeur de la pente u Indépendance aux variations des paramètres Performances requises FSurface additionnelle minimale

38 38/49 Générateur de rampe auto-calibré C ICIC V ctrl Init Step V dd V out S1 S2 Principe de fonctionnement T rampe V out Step Init

39 39/49 Générateur de rampe auto-calibré V dd V out C V ctr Init Step M1M2 M4 M3 M5 M8 M7 M6 M10M9 V bias Linéarité de la rampe générée V init time (s) 0.020u40u60u80u100u120u (V) V out 100µs A rampe Non-linéarité 0.020u40u60u80u100u120u (V) -100u -50u u 100u -75u -25u 25u 75u time (s) n = 15 bits n NL max

40 40/49 Générateur de rampe auto-calibré Pente de la rampe générée Cas idéal Pires cas V réf = +1.5V -1.5V 3V amplitude T rampe 46V/ms 30V/ms 17V/m s Erreur sur la pente 50 %

41 41/49 Générateur de rampe auto-calibré Step V ctr temps t rampe Principe dauto-calibration V réf V out V comp +V sat -V sat Module de Compensation Comparateur Step V réf V ctr V sat V out V init Circuit Générateur de Rampe C ICIC Init V dd S1 S2 V comp t cal 1 3 t rampe 2 3 V ctr (i) = V ctr (i-1) ctr 2 Comparer V out ET V réf 1 Générer la rampe

42 42/49 Générateur de rampe auto-calibré Chronogramme T rampe t cal Step V out V comp V réf Cycle i V ctr Step V réf V ctr V sat V out V init Circuit Générateur de Rampe C ICIC Init V dd S1 S2 V comp ctr Comparateur Module de Compensation

43 43/49 Module de compensation V comp S1 1 S0 0 S2 2 Générateur de rampe auto-calibré C2C1 V ctr << 1 C2 C1 Module de compensation 0 2 V comp V sat -V sat V ctr 1 ctr

44 44/49 Générateur de rampe auto-calibré Schéma final +V sat -V sat Comparateur Module de Compensation 1 C1C1 10pF V dd V out C V init Init Step V bias V comp V ctr Circuit Générateur de Rampe V réf + _ C2C2 Step Capacité parasite

45 45/49 Générateur de rampe auto-calibré 1.5V 1mV 1mV Linéarité 13 bits Erreur sur la pente 0.4% Résultats de simulation

46 46/49 Générateur de rampe auto-calibré Surface du générateur Capacité C de charge du circuit générateur de rampe Capacité C1 du module de compensation AO Circuit générateur de rampe : 30 % Système de calibration : 70% Capacité Transistors Capacité AO Surface = 0,047 mm²

47 47/49 Générateur de rampe auto-calibré CAN Générateur n bits Exploitation Entrée Analogique Paramètres Fonctionnels Sortie Numérique Détecteur Contrôleur Analyseur de réponses de test0,063 mm² Générateur de rampe auto-calibré0,047 mm² Contrôleur0,065 mm² Structure BIST Complète0,175 mm² CAN 3,3 mm² Surface 6 % Surface BIST/CAN

48 48/49 Conclusion Analyse Stimuli BIST fonctionnel pour CAN Intégrer la technique de test par histogramme 4 Technique de décomposition temporelle 4 Algorithme original 4 Optimisation haut-niveau et bas-niveau Générer une rampe précise + surface minimale 4 Miroir de courant 4 Système dauto-calibration Objectif Résultats BIST fonctionnel pour CAN pour n < 13 bits

49 49/49 Perspectives Evaluation dautres caractéristiques fonctionnelles Structure BIST pour signal dentrée sinusoïdal 4 Implantation physique de lanalyseur de réponses de test 4 Conception dun générateur de signaux sinusoïdaux Réduction du Temps de test 4 Traiter plusieurs codes simultanément 4 Nouvelles architectures


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