Banc Omegapix2 3D/Digital Firmware/Software O. LE DORTZ LPNHE Paris 29 octobre 2013/ Réunion PPS.

Slides:

Advertisements

Présentations similaires

Primary French Presentation 2 Saying How You Are.

Advertisements

Dans ma région il y a… Le but: In this lesson you will learn how to say what facilities are in your area.

OTB Analog module: Input configuration with TSX PREMIUM (TSXCPP110)

This powerpoint has some useful passages that you can read and adapt when thinking of your own answers about your plans for the future, whether it be.

Déjeuner du matin Jacques Prévert

Hier c’était lundi vingt-huit octobre

3.3 Circuits logiques à mémoire Bascules (latches)

How many of these flags do you recognise? Work with your partner to see if you know many – write them down - some will crop up shortly!

How many of these flags do you recognise? Work with your partner to see if you know many – write them down - some will crop up shortly!

CMS-France Annecy 13/05/04Michel Dupanloup, IPNL 1 Quoi de neuf depuis Villié-Morgon 2002 ?  Asics Pace3 Preshower Poursuite de la participation à la.

Slide 1 of 39 Waterside Village Fête ses 20 ans.

IB Language B French and German

Unité 1: Faisons Connaissance Leçon 2 Famille et copains

Transition Unit Personal Information Lesson 1

Learning Objectives: To be able to say what you and other people are going to do using the NEAR FUTURE tense.

Database irregular verbs Français II. database This is a year-long project. Slide 3 gives students a sample of how to set up the database. Excel (or other.

PLAN Correction du RUSH 3

Système slow-control au LAPP

AFNOG Rabat MAROC1 Perte du Mot de passe Enable.

Enhanced Queued Analog-to-Digital Converter eQADC Lecture d’un niveau de tension sur un potentiomètre de la carte CPU.

LAr Upgrade Démonstrateur et l’implémentation d’IPbus

TEST PITTSBURGH Problème d'alimentation du chassie: Remplacement à la dernière minute par une alimentation bi tension de récupération. Solution: Adaptation.

Ile-de-France Presentation by: Victor Edgell. Ma région est Ile-de-France. La région est au nord de la France. La capital est Paris. Paris est aussi la.

Pile-Face 1. Parlez en français! (Full sentences) 2. One person should not dominate the conversation 3. Speak the entire time The goal: Practice! Get better.

Slide 1 of SOCIAL ACTIVITIES REGISTRATION PLEASE NOTE THAT REGISTRATION FOR THE VARIOUS SOCIAL ACTIVITIES FOR THE COMING MONTHS WILL TAKE.

Commencez Écrivez ta date d’anniversaire et faites la queue en ordre des mois de l’année. [Write your birth date in French on a card and line up according.

Plan de développement KM3NET1 Banc de caractérisation des modules optiques de KM3NET.

Slide 1 of Slide 2 of 35.

What do these pictures have in common?

Slide 1 of Slide 2 of 37.

Business intelligence

Mettre. First, let’s review the irregular verbs we know. Think of as many as you can, while I hand out whiteboards.

Répétez! Bonjour!. Je m’appelle ________. Et toi ? Tu t’appelles comment? Répétez!

Expérience ILC Informatique pour la R&D des détecteurs silicium par Diego Terront Expérience ILC Informatique pour la R&D des détecteurs silicium par Diego.

Atlas Pixel Services Quarter Panel Reproduction Erik Richards November 11th 2010.

14/08/2013JC/LP/MD1 TP4 Enoncé. 14/08/2013JC/LP/MD2 Objectif Utiliser un canal convertisseur analogique digital Ecrire un programme qui convertit la tension.

LEÇON 16  Écrivez vos devoirs: 1.#21 et 22 (the rest of the packet). 2.Study EVERYTHING for Unit 1 exam in ONE WEEK! (per. 2, 3, 4: FRIDAY/per. 5, 6,

Comptes les points noirs !!! Elles sont droites ou courbées, les lignes?

LEÇON 13.  Écrivez vos devoirs: 1.Continuez de pratiquer le vocabulaire! 2.Devoirs packet #13  Sortez vos devoirs: #11 et #12.  Tout de Suite: #11.

Flash-on-flash-off! You will see some French text in a minute but it will only be on the board for a minute then it will disappear.

Chaîne d'électronique intégrée de lecture à très bas bruit du diffuseur de la caméra Compton en Hadronthérapie Mokrane DAHOUMANE Journées VLSI - FPGA -

O. Le Dortz Réunion Omegapix2 3/03/2015 Test d’Irradiation du Circuit Omegapix2 Olivier Le Dortz, LPNHE Paris 3 Mars 2015.

Premiers pas vers l’upgrade du système de déclenchement d’ATLAS : le démonstrateur LArg 1 Nicolas Dumont Dayot/Jasmin Fragnaud- Réunion jeudi LAPP - 20/11/14.

Y. Zoccarato – Journée d’étude sur les détecteurs diamant– 9 Juin 2015 Moniteur ultra-rapide pour étiquetage temporal en hadronthérapie L. Caponetto, X.

Préparation du test d’irradiation du circuit Omegapix2 Olivier Le Dortz, LPNHE Paris 13 Mai

Nouvelle électronique pour le calorimètre à Argon Liquide d’ATLAS 05/06/2012 Electronique Calorimètre ATLAS-Journée VLSI-IN2P Nicolas Dumont Dayot.

Tests d’Irradiation du Circuit Omegapix2 Olivier Le Dortz, LPNHE Paris PPS Weekly Meeting 3 avril

QA-QC Meeting Cosmic Bench 11 January Aim of the Cosmic Bench Efficiency characterisation Identify problems along the whole detection chain: dead.

Nicolas LETENDRE – LAPP Annecy Journées VLSI - PCB - FPGA – IAOCAO Jeudi 24 Juin 2010.

Plan de développement – Démonstrateur Baseline MST project time scale: first camera expected in summer 2015 It means: NECTArCam final demonstrator in 2013.

L.LETERRIER – SCATS Sixteen Channel Absolute Time Stamper Journées VLSI PCB FPGA IAOCAO IN2P3 C. Beigbeder 1, D. Breton 1, S.

Julie Prast, DHCAL Meeting, 6 mai 2008 Statut de la carte DIF Sébastien Cap, Guillaume Vouters Julie Prast.

Réunion de service 28/02/2012. L1 L2 Détection Action Contrôle  Mesure en permanence la différence de longueur des deux bras (d=L1-L2)  précision de.

The relationship between the different FEB projects The first MainBoard and its Processing DaughterBoard will be developed for 3-in-1, but keeping the.

SKIROC status LAL – EUDET France – 05/04/2007. Common DAQ Slice FE FPGA PHY VFE ASIC Dat a Clock+Config+Control VFE ASIC VFE ASIC VFE ASIC Conf/ Clock.

SKIROC status LAL – EUDET France – 05/04/2007. Common DAQ Slice FE FPGA PHY VFE ASIC Dat a Clock+Config+Control VFE ASIC VFE ASIC VFE ASIC Conf/ Clock.

L’Electronique Back-End du Détecteur SciFi

1 Virtex-5 FXT 100 FPGA/KIT ML523

Circuits Omegapix2 (2D et 3D)

Circuits Omegapix2 3D Olivier Le Dortz, LPNHE Paris PPS Weekly Meeting 11 Mars

Développement et test de l’ASPIC

How to make an imaginary identity card? Comment fabriquer une carte d'identité imaginaire ? Step one Read this Identity card. Spot the words you know.

Camera Slow Control for LST and Nectar cameras

Status Daq µTCA et carte Asm

Travail de cloche Que buvez vous avec votre dÎner?

Travail de cloche Pensez à un personnage du livre que vous venez de finir. Quel cadeau, que vous pouvez acheter à Amazon.com, voulez-vous lui donner?

Travail de cloche Pensez à l’intrigue de deux livres que vous avez lu pendant ce semestre. Comment sont-ils similaires et comment sont-ils différents?

Travail de cloche Vous avez reçu le permis de l’administration pour établir un nouveau code vestimentaire à LCHS. Quel sont quatre règles de votre code?

Transcription de la présentation:

Banc Omegapix2 3D/Digital Firmware/Software O. LE DORTZ LPNHE Paris 29 octobre 2013/ Réunion PPS

Omegapix2 status The Omega group has received a set of packaged Omegapix2 digital tier chips in the end of september. Tests in Paris began on tuesday 8th oct (visit of Damien and Jeanne from Omega, M. Cohen-Solal and C. Sylvia from LAL): power up, setting up of the various test boards ( one board per lab is now operational ) I've made some fpga firmware and labview software adjustments last week: => good programming of the various shift registers of the digital chip The setup is now ready to test the pipelining and L1 triggering logic. I will continue the tests next monday; in parallel, Damien might work on that this week. On the other hand, the 3D version (analog + digital tier) is now *really* expected soon 02/06/2016 2

Banc de test Omegapix2 3D Carte de test Omegapix2 3D –Circuit: Omegapix2 Tier Numérique et version 3D 02/06/ Carte de Test (Benoit) LAL USB FPGA Altera Cyclone FPGA Altera Cyclone OmegaPix2 Test Socket ( Tier 2 / 3D ) 96 x 24 channels 60 cells/channel OmegaPix2 Test Socket ( Tier 2 / 3D ) 96 x 24 channels 60 cells/channel Connector E/S LEMO USB PC (LabVIEW) Shift Registers L1 Triggering

Configuration Shift Registers 5 registres à décalage de config/contrôle: –0: Slow Control (2882 bytes) –1: Probe TA (864 bytes) –2: Test ( Digital External Trigger ) (288 bytes) –3: Probe TD (72 bytes) –4: Data ( Post Trigger Read Data ) (864 bytes) Données envoyées par octets via l’interface USB vers 1 FIFO d’émission, sérialisées vers le circuit Omegapix. La sortie SR du circuit est désérialisée puis écrite dans 1 FIFO de réception. La FIFO est relue via USB 02/06/2016 4

Registres USB configuration 02/06/ SubAddMode (R/W)Description 0R/WReset/Start séquence SR 1R/WEnables ( Sélection du SR actif ) 10-11RStatut FIFO d’émission (LSB-MSB) 12-13RStatut FIFO de réception (LSB-MSB) 20WFIFO d’émission 20RFIFO de réception Du PC, l’accès aux ressources du FPGA s’effectue via l’interface USB-LAL, grâce à différents registres, définis par une sous-adresse (Subadd). Le contrôle des 5 registres à décalage s’effectue via les registres USB suivants

Gestion du Trigger L1 02/06/2016 6

Gestion du Trigger Le séquençage du trigger peut être effectué en mode: –Automatique Séquence auto: Resets, ClkWrite en attente de trigger, ClkRead pour positionner le pointeur de lecture sur les cellules déclenchées, Comptage du TOT –Debug: Chacune des étapes peut être effectuée individuellement Trigger externe (sur niveau entrée LEMO) ou interne (sur commande USB + position du curseur d’écriture) Les données sont ensuite à relire par Shift Register Data 02/06/2016 7

Registres USB Séquençage 02/06/ SubAddMode (R/W)Description 2WCOMMAND: Auto Set/Reset Clks (ARGUMENT= n cycles) 3WARGUMENT 6RWTRIGPARAM EXT/Internal trigger Pulse Width 7RWTRIGAT 2RSTATUS 3RHITCELL 4RWRITECURSOR 4RREADCURSOR

Séquence Auto 02/06/2016 9