The relationship between the different FEB projects The first MainBoard and its Processing DaughterBoard will be developed for 3-in-1, but keeping the FE-ASIC and QIE needs in mind to spin off MB-2 (for FE-ASIC) and MB-3 (for QIE) DB should be the same (at least initially) This would make the firm- and software developed for 3-in-1 available to the other FEB projects, thus reducing the effect of the later schedules FPGA evaluation boards can be used in anticipation of final off detector solution

12 PM, 12 FE-ASIC, MB-2(LPC) & DB Régulators FPGA Multiplexing data integrator FPGA Multiplexing data integrator Distribution CLK & CTRL FE- ASIC PM FPGA Data & Control FE- ASIC ASIC DACs MB-2 DB o/e Receiver o/e Receiver o/e Receiver o/e Receiver LASER DRIVER LASER DRIVER Adders Buffer Adders Buffer

Solution FE-ASIC du LPC Carte FE-ASIC (3en1 version LPC): 12 par mini tiroir, 1 par PMT DACs série une, 2, 3 ou 4 voies: (3 ou 4 fils) – pour les entrées de l’injecteur. – pour l’offset de l’intégrateur et/ou du convoyeur de courant. ASIC : – 1 out of 12bits+2bits pour la sélection d’un des 3 adc, sortie identique à l’ADC (LTC ) choisi pour sur les MB-1 pour les cartes 3 en 1, pour être compatible avec la carte DB. (4 paires lvds = 8 fils, débits de 240Mbits/s, prévu pour 24bits à 40Mbits/s) – 1 sortie ADC Intégration 14 ou 16 bits série. (1paire lvds = 2 fils) – 1 sortie analogique pour les «Adders» (Câble blanc), pas nécessaire si l’on met des DACs sur la carte mère. Buffer pour les entrés et sorties numérique ? Capacités, divers composant ? Entrées : Signal numérique de Contrôle et Horloge pour les DACs et l’ASIC.

Carte MB-2 (Mother Board n°2 pour FE-ASIC): Une par mini tiroir, pour 12 PMT. Alimentations à découpage ou linéaire. (positive et négative) Si l’on doit conserver le trigger analogique, la Carte Mère doit, pour chaque mini tiroir, pouvoir alimenter et supporter jusqu’à 3 cartes filles« Adder ». (Une carte Adder a 6 entrées, mais il y a jusqu’à 9 cartes « Adder » par super-tiroir.) Connectique entre FE-ASIC et MB-2 (actuellement 40 pins, conserver cette connectique ou redéfinir selon les besoins.) Distribution d’horloge. Buffering des sorties ADC de l’ASIC vers les FPGA sur DB, liaison directe en LVDS. Et démultiplexage en sortie des buffer vers des DACs pour envoyer les valeurs analogique sur les cartes « Adder ». Multiplexage des sorties « Integrator ADC ». 2x (6PM vers 1FPGA (XILINX V6 des cartes DB)) Info sur DB ? : Format et connecteur entre MB et DB ? Format des data des ADC intégrateur et des data pour les DACs sur la carte DB ? Liste des signaux de Slow control décodé par la DB ? DC-DC(à découpage) ou Régulateur ballaste ?