NCAM_PC meeting 02 juin 2016 Informations : FEB V4 Situation routage Calendrier : objectif d’avoir le routage terminé pour fin juin Démarrage vérification.

Slides:



Advertisements
Présentations similaires
Réunion TREND 07/04/2014 Programme: Avancement depuis réunion précédente Contrat NAOC-LPNHE Prochaines étapes.
Advertisements

Lecture TUSH Accès Gabiste Lancement tempo accès local Eclairage Local et voyants Ouverture electro-verrou PR1 – PR2 Activation de la tempo de présence.
Nicolas Dumont Dayot pour le groupe LAr du LAPP
InterDIF pour Microroc Cyril, juillet2010Interdif pour ASU microroc1 + 2 signaux analogiques vers l’ADC Info Guillaume: parmi les 40 signaux, 8 sont en.
Test.
Nicolas Dumont Dayot pour le groupe ATLAS-LAPP 14/10/2013
QU’EST-CE QU’UN SYSTÈME EMBARQUE ?
Meeting DVCS 2 Électronique d’acquisition et trigger Vendredi 18 décembre 2009 Magali Magne.
O. Le Dortz Réunion Omegapix2 3/03/2015 Test d’Irradiation du Circuit Omegapix2 Olivier Le Dortz, LPNHE Paris 3 Mars 2015.
Projet CTF3 au LAPP Réunion de service Louis Bellier, Jean Tassan, Sébastien Vilalte.
Préparation du test d’irradiation du circuit Omegapix2 Olivier Le Dortz, LPNHE Paris 13 Mai
Chaine d’acquisition du Calorimètre LArg ATLAS Nicolas Dumont Dayot pour le groupe ATLAS-LAPP 11/06/2014Acquisition ATLAS LArg-VLSI
Développements autour d’ ATCA et ROD pour le HL-LHC au LAPP A. Bazan, F. Bellachia, S. Cap, N. Dumont Dayot, L. Fournier, N. Letendre, G. Perrot I.Wingerter.
1 H.MATHEZ 24 janvier 2008 DHCAL Etude de pcb modulaire pour le DHCAL (RPC) R.Gaglione, H.Mathez, W.Tromeur, C.Combaret.
Julie Prast, DHCAL Meeting, 6 mai 2008 Statut de la carte DIF Sébastien Cap, Guillaume Vouters Julie Prast.
The relationship between the different FEB projects The first MainBoard and its Processing DaughterBoard will be developed for 3-in-1, but keeping the.
SKIROC status LAL – EUDET France – 05/04/2007. Common DAQ Slice FE FPGA PHY VFE ASIC Dat a Clock+Config+Control VFE ASIC VFE ASIC VFE ASIC Conf/ Clock.
CR reunion electronique à l’IPNL du mardi 22 Avril h30 – 12h30 : repas Claude, Cyril et Pablo 12h30 – 14h: discussions.
Retour sur l’uniformité du calorimetre “Paradigme” “Par construction” uniformité ee  uniformité.
S O F R A N E L Le Traducteur Elément critique de la chaîne de contrôle La qualité d’un contrôle dépend avant tout de la qualité du traducteur, cad –De.
SKIROC status LAL – EUDET France – 05/04/2007. Common DAQ Slice FE FPGA PHY VFE ASIC Dat a Clock+Config+Control VFE ASIC VFE ASIC VFE ASIC Conf/ Clock.
Shiming.DENG – LAL – Juin , 2010 Circuit de lecture pour Hodoscopes Shiming DENG.
Test.
Test.
test
Combien de parties dans mon rectangle?
L’Electronique Back-End du Détecteur SciFi
TP Sécurité - Sécuriser l’accès d’administration en utilisant
Synchro esculap (PHIL laseriX)
MAROC2 – cartes de test # carte Qui/Ou ? Quoi ? Status USB1 Koree
Activités techniques DAMIC Dark Matter In CCD
Projet M2L GESTION DE FORMATION
Réunion carte(s) HVPA+ interface
1 Virtex-5 FXT 100 FPGA/KIT ML523
La forme fonctionnelle y = ax + b La forme générale Ax + By + C = 0
Circuits Omegapix2 (2D et 3D)
Configuration BGP de base
Mon Bullet Journal
Daq µTca DPGA.
Le point sur notre participation à l’ETD (Electronique, Trigger, DAQ)
Français II Mardi 7 février
Pascal Perret LPC Clermont
Collecte de données CAPI
EHN1_NP _ 13 juillet 2017 Liste des actions G. Cumer EN/ACE.
Électronique FE associée aux détecteurs semi-con
Programme des actions à mener dans l’option du Démonstrateur
Domaine: Mesure R.A.: Je peux additionner et soustraire des monômes.
Mars 2016.
Reconstruction of HR1 events taken in test beam
Circuit de lecture pour Hodoscopes
Chap. 3 – Modulations analogiques
TEST.
ok.
Camera Slow Control for LST and Nectar cameras
Mon Bullet Journal
Bancs DAQ.
Développements techniques GRAND-proto
Mode, moyenne et médiane
TGV Trigger Générique Vme Face avant Tri d’événements de physique
BIOS- OS Environnement logiciel PC / Traitement numérique / Contrôle.
La motivation en FAD ERIPTIC. Introduction : Ce cours vise principalement l'acquisition de connaissances sur les stratégies motivationnelles applicables.
BUFFER CIRCULAIRE Meryem EL BAKRI. PLAN Introduction Buffer circulaire Fonctionnement.
„La plate-forme EAI “ Initiation à WBI
beam charge measurements
TEST. API OK CONNECTION OK.
Tableaux Cours 06.
Status Daq µTCA et carte Asm
Surface Totale des Prismes Rectangulaires
[Nom du projet] [Nom du présentateur]
Test test.
Transcription de la présentation:

NCAM_PC meeting 02 juin 2016 Informations : FEB V4 Situation routage Calendrier : objectif d’avoir le routage terminé pour fin juin Démarrage vérification Cahier des charges : status Firmware Situation Software Situation

FEB V4 Signaux spares : Demande en cours Côté IB HV enable connecté mais pas de source côté BP : ok but … Côté BP EXT_CLK : connexion au FPGA même si pas utilisée Peut être : 0 to 400 MHz Peut être désactivée Spares diff pairs x 3 sont disponibles FPGA EXT_CLK : connexion to CLk input, + resistance 100 Ohms + points tests Spares I/O vers points test et spares BP : existe déjà ? Si non, il faudrait EXT CLK P (C7) EXT CLK N (D7) Spares_P3 Spares_N3 Possible spares X 3 diff pairs

FEB V3 PS issue : Signal Read du Nectar (2,5V) diaphone sur sortie ACTAf Constante de temps longue : tests à faire : CC de la self, ajout capa …. A taux de trigger élevé, baseline est différente pour chaque évènement !!! Amplitude de la variation dépend de la taille de la fenêtre de lecture

FEB V3 Dead time Busy

FEB V3 Inrush current