Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 1 Xavier de la Broïse Collaboration : ASIC et cartes : X. de la.

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1 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 1 Xavier de la Broïse Collaboration : ASIC et cartes : X. de la Broïse, Emile Grémion, Francis LugiezCEA Saclay - SEDI, SAp Intégration de l’électronique : Alain Le CoguieCEA Saclay – SEDI Développement des HEMT : Yong Jin, Emile Grémion, Quan DongLPN

2 2 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 Prototype de matrice 8 x 8 Schéma de principe pour 4 pixels Satellite IXO par hybridation gravure sur SOI (32 étapes) Zoom sur un pixel (ici sans billes ni absorbeur)  Chaque pixel : un micro-calorimètre… -constitué : d’un absorbeur (C thermique forte)… … relié par des billes d’indium (R thermique modérée)… … à un thermomètre silicium… … relié par des poutres silicium (R thermique forte)… … à un substrat SOI sur source froide : 50 à 100 mK.  Un photon = une impulsions « HF ».  Les innovations du détecteur : -Forte segmentation : 4 x 32 x 32 (avant : 6 x 6), -Technique de report de masse par hybridation (avant : collage manuel !), -Nature prometteuse de l’absorbeur (tantale traité en surface).  Aujourd’hui : -Prototypes 8 x 8 en test. -Prochaine étape : 32 x 32.  Un spectro-imageur X… -à haute résolution spatiale (4 x 1024 pixels) -et haute résolution énergétique (2,5 eV à 6 keV) pour le futur satellite IXO (lancement ~2020)

3 3 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010  Pourquoi une électronique cryogénique est-elle nécessaire ? -Parce que les détecteurs froids sont de plus en plus segmentés (plusieurs milliers de voies)… -… ce qui introduit de nouvelles contraintes mécaniques… complexité de la connectique, charge thermique sur le cryo-réfrigérateur. - … qui s’ajoutent aux contraintes électroniques propres aux microcalorimètres silicium : détecteur haute impédance (~ 1 MΩ), signaux “rapides”.  Ce qui impose : -Une électronique proche, assurant multiplexage et amplification : pour obtenir une bande passante suffisante (réduction de la longueur (capacité) des liens), pour réduire la quantité de liaison froid vers chaud (multiplexage), pour réduire la sensibilité électromagnétique (amplification). -L’électronique doit donc être située à l’intérieur du cryostat, donc être froide. -De plus, l’électronique doit : avoir une impédance d’entrée très élevée (>> 10 MΩ) pour s’adapter à l’impédance élevée du détecteur (~ 1 MΩ), avoir une capacité d’entrée faible (~5-6 pF) pour ne pas ralentir le signal, avoir un bruit très faible (< 1nV/H  z à 1 kHz) pour ne pas ajouter de bruit au détecteur, très peu dissiper (~25 µW/voie) en regard de la puissance de froid du cryo-réfrigérateur.

4 4 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010  Contraintes très fortes aujourd’hui accessibles grâce aux progrès faits dans une technologie : les transistors HEMT (High Electron Mobility Transistors) : Ces performances ont été atteintes par le LPN, qui a adapté la technologie à nos besoins : fonctionnent à des températures aussi basses que 2 K (et probablement moins), courant d’entrée rendu négligeable, bruit basse fréquence largement réduit, et capacité d’entrée maintenue à un niveau acceptable.  technologie sélectionnée pour l’étage d’entrée de notre électronique.  Par ailleurs, des travaux récents (1) ont montré que la technologie BiCMOS SiGe technology d’Austria Microsystems (AMS) a des performances très intéressantes : fonctionne à des températures aussi basses que 4 K, bonne performances en bruit et gain à ces températures, son kit de développement autorise le dessin d’un circuit complexe, cette technologie est utilisée usuellement dans le labo, et certaines parties ont déjà été durcies aux radiations.  technologie sélectionnée pour l’étage de multiplexage et amplification. (1) Damien Prêle, thèse. Laboratoire de Photonique et de Nanostructures

5 5 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 Signal  4 étages: -Étage de polarisation du détecteur (résistances) : ~300 mK -Étage d’entrée haute impédance : ~2,5 K -Étage de multiplexage et commutation de l’alimentation : ~2,5 K -Étage d’amplification : ~15 K  3 ASIC à développer : -Un pour l’adaptation d’impédance (HEMT – AsGa duLPN) -Un pour le multiplexage (CMOS – BiCMOS SiGe d’AMS) -Un pour l’amplification (Bi + CMOS – BiCMOS SiGe d’AMS)

6 6 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 DetectorBiasing 4096 x {signal + mass} Pre- amplification & multiplexing Amplification Acquisition 4096 x {signal + mass} 128 signal pairs + masses + powering + control 128 signals + power supplies + control 40 nW6 mW (option : 0.5 mW) 4 nW100 mW (option : ~60 mW) hybridationSuperconductor flex Architecture guidée non seulement par les performances électronique, mais aussi par les contraintes thermiques et de connectivité.  Dissipation de chaque étage optimisée en fonction de la puissance de froid envisageable dans un satellite pour chaque étage thermique :

7 7 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 ASIC CryoTrans0ASIC CryoTransTHEMT (LPN)  Trois ASIC conçus et produits : - HEMT en barrette :produit par le LPN avec des caractéristiques spéciales : bas bruit, capacité d’entrée maîtrisée. – ASIC CryoTransT :conçu pour valider les performances de blocs élémentaires (transistors, amplificateurs). - ASIC CryoTrans0 :conçu pour tester les fonctions complexes ; voie d’amplification complète, commutation, multiplexage (9 voies), contrôle numérique, etc.

8 8 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 ASIC CryoTrans0ASIC CryoTransT

9 9 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010  Banc de test : bouteille d’hélium liquide (4,2K), puis cryo-réfrigérateur : ASIC test inputs and outputs HEMT Signal inputs

10 10 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010  Bande passante De 1 Hz à 10 kHz (fonction amplification haute impédance) et 1 MHz (fonction multiplexage) 10 kHz1 MHz 100 Hz  Commutation d’alimentation et multiplexage 100kHz à 1 MHz  Suppression de l’injection de charges Sans correction de l’injection de charges Avec correction  Fonction de contrôle numérique lien série (lecture/écriture), registres, séquenceur, multiplexeurs, commutateurs  Bruit 1 nV/  Hz à 100 Hz 0,6 nV /  Hz à 1 kHz Commutation  injection de charges  système de compensation

11 11 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010  Bilan: -Les performances de l’électronique répondent au spécifications, ou en sont proches : bande passante sur détecteur haute impédance, forme et rapidité des signaux en commutation and multiplexage, système anti-injection de charge, puissance dissipée. -L’architecture électronique est donc validée. -Les tests en cryo-réfrigérateur connecté à un détecteur à 50 mK vont commencer.  Prochaine étape : une nouvelle version de l’ASIC avec -32+2 voies d’entrée au lieu de 8+1, -des performances optimisées, -les fonctions de commutation et d’amplification séparées dans deux ASIC, -le test d’un nouveau mode de fonctionnement susceptible de diminuer la consommation.

12 12 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 Maquette (¼ du plan focal) Détecteur (50 – 100 mK) Carte d’inter- connection (~300 mK) Carte mère (~2.5 K) 32 modules (~2.5 K) Vers la carte d’amplification (~15 K) 4 flex supraconducteurs Difficultés : -Haute densité  pistes 15 µm – pas 30 µm, bonding généralisé. -Cohabitation thermique + milliers de pistes  haute isolation thermique + conduction électrique  hybridation par bille spéciale, flexibles supraconducteurs.

13 13 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010

14 14 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 Scale model (¼ of FPA) Carte d’interconnection (300 mK) 4 x 530 liaisons Par bonding (carte vers flex) 2048 contacts (haute isolation thermique, basse résistance électrique hybridation par matrice de billes (detecteur vers carte) 1024 resistors de polarisation (~10 MΩ) Collées et bondées

15 15 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 Flex supraconducteur (300 mK vers 2.5K) Scale model (¼ of FPA) Bonding entre carte d’inter- connection et flex : 2 x 1060 contacts Bonding entreflex and carte mère: 1060 contacts + masse commune

16 16 Journées VLSI/PCB/FPGA/outils IN2P3 – Xavier de la Broïse – CEA-IRFU-SEDI – 22 juin 2010 Carte mère et modules (2.5K) Scale model (¼ of FPA) Un module 32 voies : 1 ASIC + 2 barrettes HEMT Carte mère : 32 modules