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1 Cliquez pour modifier le style du titre 1 Développements effectués en technologie IBM 130nm dans le cadre du chip FEI4 Patrick Breugnon, Denis Fougeron, Mohsine Menouni, Fabrice Gensolen, Alexandre Rozanov CPPM-CNRS-Université de la méditerranée - Marseille

2 2 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Plan  Remplacement du B-Layer  circuit FE-I4  Spécifications principales  Synoptique  Prototypes avant le run d’engineering  Latches SEU  Cellule « Pixel variant latches »  Cellule « CNFGREG »  Comparateur basse consommation  Cellule “OABUF”  Cellule « TEMPSENS »  Cellule « GADC »  Bilan et futur

3 3 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Remplacement du B-Layer Vue 3D détecteur à pixels  Dégradation des performances aprés 2-3 ans d’exploitation (50Mrad cumulé)  Installation planifiée hiver 2012-2013  Perspectives pour Super LHC (2016)  Améliorer la tolérance à la dose d’un facteur 3  Option d’insertion d’un nouveau B-layer  Rayon du détecteur plus petit  Luminosité plus forte  Taux d’événements élevé provoquant la saturation du système de lecture actuel (FE-I3)  Développement électronique Front End (FEI4)  Technologie IBM 130nm  Tolérance aux radiations (>200Mrad)  Partie digitale: densité plus élevée, nouvelle architecture  Réduction de la taille des pixels  Amélioration de la surface active (> 30%)  Agrandir les dimensions du chip  Surface réduite pour l’électronique de « bas de colonne » 7.6mm 8mm active 2.8mm 17.5mm 16.5mm <2mm ~200um FE-I3FE-I4 Surface Asic

4 4 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Spécifications principales du circuit FE-I4  Tolérance aux radiations  Dose ionisante > 200 MRad (FE-I3: >50Mrad)  Réduction des taux de SEU  Règles de layout  Structure fermée n’est pas toujours nécessaire  Anneaux de garde pour les nmos  guard rings pour la partie analogique et pour les blocs numériques sensibles  Dimensions minimales à respecter pour l’analogique (W>0.8um)  Taille du chip est ~ 4 × FE-I3  4 chips par modules (au lieu de 16 FEI3) FE-I3FE-I4 Taille du Pixel [μm2]50×40050×250 Matrice de Pixels18×16080×336 Dimensions du Chip [mm2]7.6×10.820.2×19.0 Zone Active74%89% Consommation de l’Analogique [μA/pix] 2610 Consommation du Numérique [μA/pix] 1710 Vdda [V]1.61.5 Vddd [V]21.2 pseudo-LVDS out [Mb/s]4080-320 Comparaison FEI3 - FEI4

5 5 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Synoptique FEI4

6 6 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils prototypes  Collaboration comprends 5 Laboratoires participants:  Bonn, CPPM, Genova, LBNL, Nikhef.  Bonn : D. Arutinov, M.Barbero, T. Hemperek, M. Karagounis.  CPPM : D. Fougeron, M. Menouni, F.Gensolen  Genova : R. Beccherle, G. Darbo.  LBNL : R. Ely, M. Garcia-Sciveres, D. Gnani, A. Mekkaoui.  Nikhef : R. Kluit, J.D. Schipper FE-I4-P1 LDO Regulator Charge Pump Current Reference DACs Control Block Capacitance Measurement 3mm 4 mm 61x14 array SEU test IC 4-LVDS Rx/Tx ShuLDO+trist LVDS/LDO/10b-DAC prototypes soumis en mars 2008 et mars 2009 32x14 array Comparateur test IC

7 7 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Latches SEU  L’approche de circuits durcis par le design (Hardened By Design : HBD) est utilisée pour réduire les effets de Single Event Upsets  Structure utilisées « Dual Interlocked Cell : DICE » :  utilise la redondance des nœuds de stockage dans une cellule de mémorisation  restore l’état initial si une erreur transitoire intervient sur un seul nœud de stockage  Pour les process submicroniques :  Espacement entre 2 nœuds de stockage est réduit  Les latches de type DICE deviennent plus vulnérables à cause de l’effet de partage de charge  chip de test conçu en technologie IBM 130nm:  Etude de techniques de layout pour améliorer la tolérance aux SEU  Deux structures de latches ont été implémentées sous différents layouts 1 0 1 0 OFF ON OFF ON OFF ON OFF Paire de nœuds sensible Structure DICE

8 8 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Test Set up LVDS signals Current supply control ~20 meters Zone irradiée TTL -LVDS LabWindows software LVDS-TTL A PCIMCIA acquisition board Salle de contrôle Serial link Architecture circuit SEU Set-up salle de contrôle

9 9 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils cellule “pixel latches variant”  Amélioration de la tolérance aux radiations par une structure inerdigitées (éloignements des nœuds sensibles)  Layout implanté sur plusieurs colonnes du FEI4 A1 C2 B1 D2 C1 A2 D1 B2 A1 C2 B1 D2 C1 A2 D1 B2 E1 G2 F1 H2 G1 I2 H1 E2 I1 F2 1 cellule élémentaire 150µm 50µm 37µm 30µm 22µm A1 A2 Layout pixel FEI4 Structure « interdigitée » Layout latch type DICE

10 10 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Cellule “CNFGREG”  Mémoire globale  Architecture choisie suite aux résultats des tests SEU au CERN Architecture CNFGREG layout CNFGREG: 900µmx360µm cellule élémentaire Décodeur 5:32  Bloc mémoire de 32 mots de 16 bits  Chaque bit mémorisé dans une cell TRL  5 bits d’adresse  Possibilité de relire les données  détection d’erreur

11 11 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Comparateur basse consommation  Polarisation dynamique lors de la présence d’un signal d’entrée  rapport cyclique faible: consommation  Ajout d’un étage de polarisation  Délai mais inférieur à 25ns  Optimisation des tailles des transistors M13, M8, M9, M10  Pb: dispersion du seuil  Layout implanté sur plusieurs colonnes du FEI4 délai vs charge d’entrée Comparaison performances Schématique retenue Layout proposé: 16µm x 18µm

12 12 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Cellule “OABUF” (1/2)  Lecture analogique des signaux issus du pixel (4:1)  4 cellules implantées sur la vue TOP du FEI4  Architecture de l’ampli rail to rail provenant du travail de Julien Fleury In11 In12 In21 20pF FEI4_A_OABUF Out1 Out2 PreampAmp2 Disc In22 Pixel 2  BP 92MHz @ gain unité  GBWP: 32MHz  C LOAD =20pF  Marge φ: 65°  Transistors d’entrée + petit  Minimiser la capacité d’entrée  Polarisation externe pour l’étage cascode  Consommation 1.5mA/ampli  Mode veille avec déconnection des entrées Architecture OABUF

13 13 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Cellule “OABUF” (2/2) Out1, Out2 & OUT_OPAMP for 2ke - <QIN<22ke - ≠ amplitude 3mV ≠ peaking time 5ns ≠ amplitude 7mV ≠ peaking time 2ns Résultats simulations Layout proposé: 150µm x 2.4mm

14 14 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Cellule « TEMPSENS » (1/2)  Un capteur par FE est prévu pour obtenir une cartographie de la température du détecteur.  Le capteur est une diode de type P dans un caisson N connecté à la masse (dipdnw).  Optimisation de la dynamique en tension relation logarithmique I to V valide sur plus de 8 décades  La variation de la température suit une relation linéaire par soustraction des tensions prélevées à ses bornes:  Vdiode_φ1 est la tension de diode polarisée par un courant Iref  Vdiode_φ2 est la tension de diode polarisée par un courant M.Iref  Différence des tensions annule la dispersion liée au process 1:1 Iref M:1 φ2 φ1 Vdiode Synoptique du capteur

15 15 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Cellule « TEMPSENS » (2/2)  Les simulations post-layout donnent les résultats suivants: performances du capteur Layout proposé 160µm x 90µm

16 16 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Cellule « GADC »  ADC 10 bits permettant la conversion de ≠ valeurs de tension au sein du FEI4 comme:  Température  Image du courant de fuite détecteur  Tension d’alimentation  SAR: (Laurent Perrot)  DAC: LAPP (Renaud Gaglione)  Architecture choisie: ADC à approximations successives  Temps de conversion ~ 10.4µs (F clock = 1.25MHz)  Gamme de tension d’entrée: 0-1.5V  Erreur de linéarité: 1LSB  Consommation: 120µA@1.5V  Erreur DAC = ¼ LSB (370µV)  Mismatch tension DAC: < 800µV p-p Architecture ADC DAC SAR COMP Layout proposé: 434µm x 228µm

17 17 22-24 juin 2010 – LAL OrsayDenis FOUGERON - Journées VLSI / PCB / FPGA / Outils Bilan et futur  Soumission d’un run dédié en ce moment  Assemblage des différentes cellules de la collaboration au LBL  Quelques erreurs ont été finalisées  Retour prévu pour septembre-octobre 2010  Run multiprojets pour caractériser les cellules non présentes dans le chip  GADC, TEMPSENS  Anticipation et préparation des futurs tests  Carte Multi I/O USB FPGA  Contrôleur USB  FPGA Xilinx ref: XC3S1000  Adaptation possible selon le chip à tester Set-up Bonn Carte Multi-IO USB/FPGA Carte d’adaptation au module Test Module FEI3