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1 TAL : une bibliothèque de cellules pour le design de circuits asynchrones QDI P. Maurine, J. B. Rigaud, F. Bouesse, G. Sicard, M. Renaudin.

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1 1 TAL : une bibliothèque de cellules pour le design de circuits asynchrones QDI P. Maurine, J. B. Rigaud, F. Bouesse, G. Sicard, M. Renaudin

2 2 Plan Contexte Flot TAST (TIMA Asynchronous Synthesis Tool) cible : Protocole 4 phase dual rail Cellules QDI Implantation physique de cellules QDI Spécificités des Cellules QDI Politique de dimensionnement Gate sizing & Transistor sizing TAL130nm

3 3 Contexte

4 4 Flot de conception TAST Code CHP Petri Net Petri Net Synthetisable VHDL structurel « QDI » VHDL structurel « µPipeline » Layout CHP Compiler DTL checker Synthetiser Bibliothèque de cellules Assignation technologique est effectuée avec les outils du flot synchrone TAST Synthetiser TAST Compiler Bibliothèque de cellules TECH Mapper Netlist Porte

5 5 Invalide La requête est encodée dans les données Échange 1 Échange 2 Ack Data Valide Invalide Valide Circuits CMOS QDI 4 phase dual rail Codage 3 états Valide 01 Invalide

6 6 Motivation & objectif bibliothèques fondeurs bibliothèque spécifique Portes Muller 2 Muller 3 Muller 4 COR transistors 28 transistors 42 transistors 50 transistors 8 transistors 10 transistors 12 transistors 24 transistors Réduire la surface en maintenant les performances ou si possible en les améliorant Reduction 40% 64% 71% 52%

7 7 Cellules QDI

8 8 A Y a1a1 a0a0 y1y1 y0y0 z1z1 z0z0 Z Étage 1 Étage i Propriété QDI Spécificités des cellules CMOS QDI Étage n Portes CMOS composites + un élément de maintien du niveau de sortie Simple Rail Étage i+1

9 9 Exemples de cellules CMOS QDI + C C C C a0a0 b0b0 a0a0 b1b1 a1a1 b0b0 a1a1 b1b1 z1z1 z0z0 AND a1a1 + C C C C b1b1 a0a0 b1b1 a1a1 b0b0 a0a0 b0b0 z0z0 z1z1 OR a0a0 a1a1 a1a1 a0a0 AA Inverseur COR222

10 10 Exemple : COR222 CMOS QDI AO222 + b b a a d d c c Z f e e Étage de logique Étage de maintien Étage de logique Étage de logique 50 transistors 24 transistors

11 11 Politique de dimensionnement

12 12 Politique de dimensionnement z1z1 z0z0 A Y a1a1 a0a0 y1y1 y0y0 Minimiser les capacités dentrées Utilisation la plus fréquente possible de porte à petit drive Simple Rail

13 13 Règles de dimensionnement : équilibrer les possibilités en courant des plans N et P : dessiner au moins 4 drives différents : dessiner l'étage de sortie des portes QDI de sortance Xi de sorte quil offre les mêmes possibilités en courant que l'inverseur de drive (Xi). : dimensionner les portes de sorte que l'accommodation de la charge se fasse en deux étages : Éviter les décompositions logiques pour lesquelles le nœud de sortie est contrôlé par un latch

14 14 Critères de dimensionnement Critère analytique de sûreté de fonctionnement Critères analytiques dopt. en vitesse b b a a d d c c Z f e e

15 15 TAL_130nm

16 16 Caractéristiques 30 fonctionnalités (130 dessins) surface divisée par 2 (moy) / implantations à base de --AO222 Performances en vitesse équivalentes ( 15%) Réduction de la consommation (+5% à +40% sauf Muller 2)

17 17 Exemples

18 18 Conclusion et perspectives -politique de dim de bibliothèque Asynchrone -réduction importante de la surface des cellules -cellules à perf équivalentes (voir supérieures) - comparaison équitable d ASIC synchrones et Asynchrones développement de bib. spécifiques


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