HV/HR CMOS : Démonstrateur en technologie LFOUNDRY de l’expérience ATLAS Patrick Pangaud, Stéphanie Godiot, Jian Liu CPPM/Aix-Marseille Université Tomasz.

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1 HV/HR CMOS : Démonstrateur en technologie LFOUNDRY de l’expérience ATLAS Patrick Pangaud, Stéphanie Godiot, Jian Liu CPPM/Aix-Marseille Université Tomasz Hemperek, Piotr Rymaszewski, Tianyang Wang Bonn University Yavuz Degerli, Florent Bouyjou IRFU Jeudi 2 juin, 2016 1 Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3

2 Pourquoi les DMAPS (*) ? Jeudi 2 juin, 2016 2 Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 Pixel hybride Pixel monolithique Sensor Circuit de lecture → regroupe dans un même substrat le sensor et le circuit de lecture. → réduction du coût (*) : DMAPS : Depleted Monolithic Active Pixel Sensor ATLAS HL-LHC nécessite : Une plus grande tolérance aux radiations Une plus grande résolution en temps (25ns) collection de charge rapide → collection de charge par drift → haute tension et haute résistivité : Technologie CMOS haute tension (HV-CMOS) avec un substrat de Haute Résistivité (HR)

3 Groupe de travail autour du HV-CMOS La R&D a commencé dès 2012 avec Heidelberg, Berkeley, Bonn, CERN, Geneva, et Marseille. Depuis juin 2014, un groupe de travail (ITK Pixel Module) regroupe un grand nombre d’instituts : Karlsruhe-Berkley-Bonn-CERN-Geneva-Marseille-Gottingen-Prague-IRFU- Glasgow-Oxford-Liverpool-INFN-Genova-Milan-SLAC-UCSC-etc Utilisation de technologies différentes : XFAB, AMS, LF, TowerJazz, etc… Ce groupe de travail a défini des spécifications communes pour la conception de démonstrateurs qui devront être testés dans des conditions analogues (même dimension de circuit, de pixel, PINOUT équivalent, etc…) Ces démonstrateurs de grande taille doivent pouvoir être lus par le circuit FE-I4. Pour les couches externes de l’ITK, le hit rate est « suffisamment » bas pour qu’une solution monolithique avec une lecture « simple » soit viable. Ainsi l’étape suivante est la réalisation d’un circuit dit « fully monolithic » implémentant un système de lecture comparable au FE-I3. L’objectif de ces développements est de présenter les pixels HV-CMOS comme une option pour le TDR du pixel ITK en 2017. Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 3

4 HV/HR CMOS démonstrateur : spécifications Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 4 Taille raisonnable (1 ‐ 2 cm²) Consommation (~20 μA/pix) Connexion par bumps et/ou par collage au chip FE-I4 Tolérant à la dose TID : de 50 Mrad NIEL : 1x10 15 n eq /cm² L’architecture du chip CMOS comprend : Une zone passive (sensor) Comparaison / Sensor pixel hybride Une zone pour read out standalone Caracteriser la partie CMOS Une zone pour read out by FE ‐ I4 Des spécifications communes ont été définies pour la réalisation de démonstrateurs :

5 HV/HR CMOS : la technologie LFoundry caractéristiques de LFoundry 150nm : Alimentation : 1.8V Résistivité du substrat ~ 2k ohms.cm (P-type), Transistors « Low Voltage » dans le DeepNwell, Isolation par une couche P enterrée (PSUB), Haute Tension (jusqu’à ~100V), Possibilités d’amincir le substrat, de réaliser un implant en face arrière, et une métallisation en face arrière. Contexte : Le CPPM et l’Université de Bonn travaillent depuis quelques années sur cette technologie : réalisation d’un prototype en 2014 (CCPD_LF chip). L’IRFU a rejoint le groupe pour la conception du démonstrateur LFCPIX (soumis début 2016). Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 5

6 Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 6 LFCPIX démonstrateur LFCPIX caractéristiques : Taille ~ 10mmx10mm Matrice de 36x158 pixels Taille des pixels : 250µmx50µm (FEI4-size) La matrice est divisée en 3 sous-matrices : − « passive pixels » : seulement la diode-sensor − « AnalogDigital pixels » : Preamplificateur+ comparateur + local dac + numérique (pour la configuration et la lecture) − « Analog pixels » : Pixels avec un préamplificateur de type cmos-input Bas de matrice : − Column Control : Switches analogiques (pour l’ injection, le monitorage…) + digital buffers − Bias Generator : 13 6bits-DAC + internal ref. − Analogue buffers (pour les sorties de test) − MatrixDigital cell : configuration et de lecture (shift register) − 35 IO-PADs LFCPIX floorplan

7 Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 7 LFCPIX démonstrateur : les sous-matrices Les pixels « passifs » : Ils ne contiennent que la diode détectrice, le système d’injection, et la plate vers le FEI4. Le layout de la diode DNWELL/Psubstrat est le même pour tous les pixels du chip.

8 Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 8 LFCPIX démonstrateur : les sous-matrices Les pixels « AnalogDigital » : Ils contiennent la chaine analogique implémentée dans le prototype CCPD_LF. Plusieurs versions : Bias de la diode → 2 versions : diode NMOS et branche PMOS Préampli : structure « cascode replié » → 2 versions : NMOS-input et PMOS-input device Capacité équivalente du détecteur estimée # 310fF (TCAD simulation) Consommation totale du pixel # 21µA Bruit simulé # 130--140 e- structure « cascode replié »

9 Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 9 LFCPIX démonstrateur : les sous-matrices Les pixels « Analog » : Ils contiennent un préamplificateur de type CMOS-input. vddaPRE est générée par un régulateur interne. Ce préamplificateur doit permettre d’obtenir un signal plus rapide avec moins de bruit. Plusieurs versions : Toutes les versions ont le même préamplificateur de type CMOS-input. Seule la sortie change : sortie « linéaire », « saturée », « saturée avec tuning local », ou sortie avec comparateur identique aux pixels « AnalogDigital ». Capacité équivalente du détecteur estimée # 280fF (TCAD simulation) Consommation totale du pixel # 20µA Bruit attendu # 120 e-

10 Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 10 LFCPIX démonstrateur : 2 versions Deux versions du démonstrateur ont été implémentées sur le réticule. V1 : Ce démonstrateur possède les mêmes anneaux de garde que le prototype précédent. V2 : Sur ce démonstrateur, un nouveau dimensionnement des anneaux est testé. Ce dimensionnement a été élaboré via des simulations TCAD pour : V1 V2 Augmenter la valeur de la tension de breakdown → modification dans la taille et l’espacement des anneaux en bord des pixels Diminuer la zone inactive en bord de chip → réduction du nombre des anneaux V1 : BV # 120V V2 : BV # 170V V1 : zone inactive ~300µm V2 : zone inactive ~150µm

11 Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 11 LFCPIX démonstrateur : réticule LFCPIX Version 1 LFCPIX Version 2 Test : sous matrice de diodes, structure de test … L’électronique est identique. Seul change le layout des anneaux du circuit

12 Statut et futur… Les prototypes CCPD_LF en technologie LFoundry ont été déjà testés en irradiation : Les tests jusqu’à 100Mrads ont montré des performances correctes. Cette technologie semble prometteuse. Le démonstrateur LFCPIX a été soumis en mars 2016. Par rapport au prototype, il apporte des améliorations dans les pixels (dispersion du seuil, rapidité…) et présente de nouvelles structures (comme le préamplificateur cmos). Les simulations TCAD ont permis d’améliorer les performances des anneaux du circuit. La prochaine étape est le départ en fabrication (juin 2016) d’un circuit dit « full monolithic » appelé MONOPIX : Le circuit MONOPIX comporte un système numérique complet de lecture comparable au FE-I3. L’attractivité des technologies HV-HR a été confortée par le lancement du projet européen STREAM (H2020) début 2016. Le projet STREAM est axé sur les détecteurs CMOS tolérants aux radiations, dans le contexte des expériences du LHC, et définit les technologies HV-HR comme un des axes de recherche. Jeudi 2 juin, 2016Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3 12

13 Les détecteurs à pixels pour la Physique Jeudi 2 juin, 2016 13 Journées VLSI - FPGA - PCB et Outils CAO de l'IN2P3