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Contribution au domaine de la conception des Systèmes Embarqués Reconfigurables Guy GOGNIAT Université de Bretagne Sud Laboratoire LESTER CNRS FRE 2734.

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1 Contribution au domaine de la conception des Systèmes Embarqués Reconfigurables Guy GOGNIAT Université de Bretagne Sud Laboratoire LESTER CNRS FRE 2734 Habilitation à Diriger des Recherches Lorient, Vendredi 26 octobre 2007 Source: Xcell Journal Issue 58

2 2 Agenda Quelques faits marquants… Domaines de recherche et contributions Systèmes embarqués (HW/SW codesign) Architectures reconfigurables Sécurité des systèmes embarqués Et demain… Enseignement et recherche…

3 3 Quelques faits marquants… IP Based design NoCMPSoC RTOS Cryptoprocesseur MPSoC Adaptatif Architecture Profil MARTESystemCUMLTLM Langage Cœur de processeur Blocs DSP Mémoire Architectures reconfigurables Gros grain Reconfiguration dynamique Saut en complexité des FPGA Reconfigurable Radio Logicielle AES ECC 2,5G (100kbit/s)3G (2Mbit/s)4G (1Gbit/s) MPEG2MPEG4H264 Application EASI Tools Suite (Beach Solutions) PICO Express (Synfora) Platform Architect (CoWare) Catapult C (Mentor Graphics) Outils industriels

4 4 Quelques faits marquants… Circuit MP211 pour les applications téléphone cellulaire/NEC Architectures reconfigurables Gros grain Saut en complexité des FPGA MPSoC Cryptoprocesseur Circuit multistandard WLAN (802.11a et MCCDMA)/ST Microelectronics 2003 Intégration grain fin/gros grain Hiérarchie de bus Conception à base dIP Multiprocesseur Processeurs dédiées Cryptographie 2D/3D Traitement image/signal

5 5 Quelques faits marquants… Circuit Tera-scale/Intel 2007 SoC pour la HDTV Laurent Ducousso/STMicroelectronics Colloque national 2007/GDR SoC-SiP millions de lignes de code embarqué 4-5 millions de lignes de code RTL (700 bibliothèques RTL) 16 processeurs embarqués 115 domaines dhorloge Chiffrement de toutes les communications avec les mémoires externes Architecture de communication-5Goctet/s MPSoC Adaptatif Saut majeur en complexité Limite des solutions à base de bus Intégration massive Migration vers le tout processeur Processeurs dédiés Réseau de communication

6 Axes de recherche… Cœur de processeur Blocs DSP Mémoire Architectures reconfigurables Gros grain Reconfiguration dynamique Saut en complexité des FPGA IP Based design ESL design Profil MARTE MPSoC RTOS MDA MPSoC Adaptatif 3DES AES ECC 3G UMTS (2Mbit/s) Cryptoprocesseur Exploration et estimation de performance (FPGA) Impact consommation Exploration multigrain Auto reconfiguration partielle Architectures reconfigurables Élévation du niveau dabstraction Architecture PACM/multiPACM Pré-partitionnement Conception MDA/UML Systèmes embarqués (HW/SW codesign) Protection FPGA (bitstream) Protection des données Monitoring pour la sécurité Système sécurisé Sécurité des systèmes embarqués Maître de conférences à lUniversité de Bretagne Sud Séjour USA

7 7 Axes de recherche… Dénominateur commun Système sur silicium (SoC) Interaction entre les axes de recherche Outils de conception Architecture des systèmes Axe 3 Sécurité des systèmes embarqués Axe 1 Systèmes embarqués HW/SW codesign Axe 2 Architectures reconfigurables Outils Architectures SoC 4 Doctorants [Rouxel 2006/T], [Maalej 2007/T], [Aoudni 200X/T], [Vidal 20XX/T] 4 DEA/Master [Chaboun 1999/D], [Maalej 2002/D], [Naoufel 2002/D], [Loukil 2005/D] 4 Projets de recherche (France, Tunisie) [MACGTT 2002], [A3S 2005], [PROSYR 2006], [MOPCOM 2009] 2 Doctorants [Bilavarn 2002/T], [Bossuet 2004/T] 4 DEA/Masters [Bossuet 2001/D], [Rouxel 2002/D], [Piriou 2003/D], [Delahaye 2003/D] 4 projets de recherche (France, USA, Europe) [DARSoC 2003], [EPICURE 2003], [POMARD 2004], [AETHER 2008] 1 Doctorant [Vaslin 200X/T] 1 Post-doc [Wanderley 2007/P] 4 DEA/Masters [Guillot 2004/D], [Dumérat 2005/D], [Zui 2007/D], [Ducloyer 2007/D] 4 projets de recherche (France, USA) [SecureFPGA 2004], [SANES 2005], [SecureNIOS 2007], [ICTeR 2008]

8 8 Agenda Quelques faits marquants… Domaines de recherche et contributions Systèmes embarqués (HW/SW codesign) Architectures reconfigurables Sécurité des systèmes embarqués Et demain… Enseignement et recherche…

9 9 Systèmes embarqués (HW/SW codesign) Besoin dabstraction Complexité des applications/plateformes dexécution Haut niveau defficacité temporelle/énergétique Réduction du cycle de vie/coût de conception Conception multidisciplinaire

10 10 Positionnement des travaux Collaborations scientifiques associées PROSYR CMCU 2003 – 2006 A3S RNRT 2003 – 2005 MOPCOM ANR/RNTL – Pôle de compétitivité Images et Réseaux 2007 – 2009 Mem ProcIP Bridge Mem ProcIP ProcMem Bridge cop Partitionnement logiciel/matériel Synthèse des communications Compilation du logiciel Synthèse du matériel Intégration système VHDL C Spécification Fonctionnelle + contraintes Accélérateur coprocesseur RTOS SystemC UML Mem ProcIP Bridge Mem ProcIP ProcMem Bridge cop Partitionnement logiciel/matériel Synthèse des communications Compilation du logiciel Synthèse du matériel Intégration système VHDL C Spécification Fonctionnelle + contraintes Accélérateur coprocesseur RTOS SystemC UML Approche de conception MDA/UML Samuel Rouxel [2006] Partitionnement fonctionnel Issam Maalej [2007] MDA/UML/SystemC pour systèmes reconfigurables Jorgiano Vidal [2010] Prototypage rapide Yassine Aoudni [2007] Performance RTOS Samuel Rouxel [2006]

11 11 Partitionnement fonctionnel Pré-partitionnement de lapplication sur une architecture multiprocesseur [Maalej 2007] Permet dappréhender la complexité des futures architectures composées de centaines de processeurs Étape dexploration qui permet de réduire lespace des solutions Basé sur une architecture générique multi-PACM Processeur, accélérateur, coprocesseur, mémoire Six métriques guident lexploration Analyse didentité (IA) Distribution mémoire (MEM) Distribution des communications (EDE, DEIC, CIC) Contraintes de débit (Tc) Application Analyse des tâches Analyse des tâches Analyse de lapplication par le concepteur Analyse de lapplication par le concepteur t1t1 t2t2 t3t3 t4t4 t5t5 Architecture PACM1PACM2 ProcMem Bridge Mem ProcIP t5t5 t3t3 t4t4 t1t1 t2t2 Etape dexploration (e.g. codesign) Etape dexploration (e.g. codesign) Etape de Pré-exploration Optimisation multiobjectif Etape de Pré-exploration Optimisation multiobjectif Partitions Modèle darchitecture PACM multiprocesseur t1t1 t2t2 t3t3 t4t4 t5t5 PACM1PACM2 [Maalej 2007] I. Maalej, « Exploration haut niveau des architectures multiprocesseurs : analyse et métriques », Thèse de doctorat, Université de Bretagne Sud, 16 octobre 2007

12 12 Exploration de lapplication UMTS EDE DEIC CIC MEM IA TcTc Espace des métriques pour la solution 1 EDE DEIC CIC MEM IA TcTc Espace des métriques pour la solution 2 Données échangées dans le cluster1 Données échangées dans le cluster2 Données échangées entre les clusters Distribution des échanges de données pour a solution 1 Distribution des échanges de données pour a solution 2 Données échangées dans le cluster2 Données échangées dans le cluster1 Données échangées entre les clusters Analyse de lespace des métriques

13 13 Combinaison pré-exploration et exploration Exploration de lapplication AC3 Exploration par CODEF [Auguin 2001] Espace dexploration composé de 37 solutions Exploration par GAMA 2 et CODEF Espace dexploration réduit à 21 solutions [Auguin 2001] M. Auguin, L. Capella, F. Cuesta, et E. Gresset. CODEF: a System Level Design Space Exploration Tool ICASSP, pages , Salt Lake City, USA, Mai Surface (mm 2 ) Temps ( s) Pareto 1 architecture CODEF 3 architectures GAMA² et CODEF Exploration guidée de lespace de conception

14 14 Model Driven Architecture pour la radio logicielle Approche de conception dirigée par les modèles [Rouxel 2006] Définition dun flot de conception unifié autour du langage UML Conception au niveau système Basé sur une approche MDA Définition du profil A3S Vérification non fonctionnelle afin de garantir La définition correcte du système Lordonnançabilité de la solution Lien entre le modeleur UML (Objecteering) et loutil XAPAT Modélisation et Caractérisation dune Plateforme SoC Hétérogène Application à la Radio Logicielle [Rouxel 2006] S. Rouxel, «Modélisation et Caractérisation dune Plate-Forme SoC Hétérogène : Application à la Radio Logicielle », Thèse de doctorat, Université de Bretagne Sud, 5 décembre 2006

15 15 Modélisations, Vérifications et Analyses Spécification et analyse Modélisation de lapplication (diagramme dactivité) Modélisation de la plateforme dexécution (diagramme de déploiement) Vérification de la conception Partitionnement logiciel – matériel Vérification du déploiement Analyse de lordonnançabilité du système et des taux dutilisation des ressources Passerelle entre les outils Objecteering et RTDT via XAPAT Génération du graphe de tâches de lapplication Prise en compte du partitionnement

16 16 Système Radio Logiciel UMTS Débit (117 kbits/s) Temps dexécution DSP1DSP2FPGA Plateforme DSP Émetteur96,6%2,4%-10 ms Récepteur185,5%4,6%-19,27 ms Plateforme DSP et FPGA Émetteur11,4%3,4%66%7,96 ms Récepteur17,1%4,6%71,2%9,44 ms Exploration de différents scénarios dexécution Évaluation de plusieurs partitionnements Uniquement à base de DSP Combinaison DSP et FPGA Reconfiguration du système pour plusieurs débits Configuration 1 : 117 kbits/s Configuration 2 : 950 kbits/s Exploration des solutions pour la configuration 1 Débit (950 kbits/s) Temps dexécution DSP1DSP2FPGA Plateforme DSP Émetteur96,6%5,1%-10,33 ms Récepteur185,5%5%-19,33 ms Plateforme DSP et FPGA Émetteur11,4%5,1%66%8,29 ms Récepteur17,2%5%71,2%9,49 ms Exploration des solutions pour la configuration 2 Plateforme DSP et FPGA permet de respecter les contraintes

17 17 Agenda Quelques faits marquants… Domaines de recherche et contributions Systèmes embarqués (HW/SW codesign) Architectures reconfigurables Sécurité des systèmes embarqués Et demain… Enseignement et recherche…

18 18 Architectures reconfigurables Intégration croissante des composants reconfigurables dans les systèmes embarqués Besoin dévaluation de lapport de ces solutions dès les premières étapes de conception Exploration de lespace de conception et estimation de performance Caractère dynamique des applications plus fortement marqué Besoin de reconfiguration dynamique au niveau applicatif mais également au niveau architectural Les architectures reconfigurables correspondent à une cible privilégiée Comment et quand reconfigurer un système devient un enjeu majeur

19 19 Collaborations scientifiques associées MACGTT CNRS 2000 – 2002 EPICURE RNTL 2001 – 2003 POMARD CNRS 2003 – 2004 AETHER IST-FET 2006 – 2008 Positionnement des travaux Synthèse logique Mapping technologique Compilation du logiciel Compilation reconfigurable gros grain Place&Routage Spécification RTL (VHDL) Configuration (FPGA) Synthèse comportementale Spécification fonctionnelle (C pour le matériel) Processeur Accélérateur coprocesseur Spécification fonctionnelle « système » Partitionnement Synthèse logique Mapping technologique Compilation du logiciel Compilation reconfigurable gros grain Place&Routage Spécification RTL (VHDL) Configuration (FPGA) Synthèse comportementale Spécification fonctionnelle (C pour le matériel) Processeur Accélérateur coprocesseur Spécification fonctionnelle « système » Partitionnement Exploration espace de conception/FPGA Sébastien Bilavarn [2002] Exploration architectures reconfigurables hétérogènes Lilian Bossuet [2004] Reconfiguration dynamique Jean Philippe Delahaye [2003] Auto reconfiguration dynamique Pierre Bomel [2007] Systèmes adaptatifs Milad El Khodary [2009]

20 20 Exploration des architectures reconfigurables Définition dune architecture multi grain pour un ensemble dapplications [Bossuet 2004] Spécification de lapplication/de larchitecture Exploration de lespace de conception Évaluation des performances [Bossuet 2004] L. Bossuet, «Exploration de lespace de conception des architectures reconfigurables», Thèse de doctorat, Université de Bretagne Sud, 10 septembre 2004

21 21 Estimation des performances Spécification de larchitecture Estimation du taux dutilisation des ressources Estimations de la distribution hiérarchique des communications niveau 1 69% niveau 2 10% niveau 3 21% niveau 1 58% niveau 3 25% niveau 2 17% niveau 2 41% niveau 3 35% niveau 1 24% MinimumIntermédiaireMaximum 68.8% 100% 93.8% Add Sub Mul Div CompLogic Spécification de lapplication (graphe ACG) Outil de projection architecturale Lapplication est caractérisée sous langle des communications Paramètre impactant très fortement la consommation de larchitecture Projection de lapplication sur larchitecture 3 stratégies utilisées afin danticiper limpact des outils de synthèse Estimation du taux dutilisation des ressources Estimation de la hiérarchie des communications Guide le processus dexploration par raffinements successifs

22 22 De la projection à lexploration architecturale Nombre déléments fonctionnels Taille des clusters Taille des mémoires Point de départ Point darrivée Exploration des paramètres de larchitecture Caractéristiques des niveaux hiérarchiques Évaluation des performances Approche interactive Concepteur/outil de projection

23 23 Exploration pour MPEG2 et AES Architecture obtenue suite au processus dexploration pour MPEG2 Élément hiérarchique de niveau 3 Élément hiérarchique de niveau 2 Cluster 1 Cluster 2 Élément hiérarchique de niveau 2 COMP LUT RAM Cluster 2 MULT ALU RAM Cluster 1 Exploration de larchitecture pour lapplication MPEG2 ApplicationTaux dutilisationDistribution des communications ADD/SUBMULCOMPLUTNiveau 3Niveau 2Niveau 1 MPEG267,0%70,0%13,0%2,0%29%8%63% Élément hiérarchique de niveau 3 Élément hiérarchique de niveau 2 Cluster 3 Élément hiérarchique de niveau 2 COMP LUT RAM Cluster 3 MULT ALU Architecture obtenue suite au processus dexploration pour AES Exploration de larchitecture pour lapplication AES ApplicationTaux dutilisationDistribution des communications ADD/SUBMULCOMPLUTNiveau 3Niveau 2Niveau 1 AES63,8%100% 93,8%21%10%69% Adéquation de larchitecture « MPEG2 » pour lapplication AES ApplicationTaux dutilisationDistribution des communications ADD/SUBMULCOMPLUTNiveau 3Niveau 2Niveau 1 AES*----36%14%50% Exploration de larchitecture pour lapplication AES ApplicationTaux dutilisationDistribution des communications ADD/SUBMULCOMPLUTNiveau 3Niveau 2Niveau 1 AES63,8%100% 93,8%21%10%69%

24 24 Reconfiguration dynamique Adaptation dynamique des systèmes La reconfiguration dynamique ouvre de nouvelles perspectives Accélérer l'exécution de primitives de calculs comparé à une exécution logicielle Favoriser la flexibilité dynamique comparé à une solution dédiée Autoriser différents compromis dynamiquement en termes de débit, surface, latence, fiabilité, consommation afin de respecter les contraintes dynamiques d'un système Ce paradigme dexécution sinstalle progressivement mais durablement dans les systèmes embarqués Maturité encore insuffisante notamment de part des méthodologies de conception et des outils associés

25 25 Control Data 50 MHz SDRAM Full Bitstream Partial Bitstream Data transfer Configuration transfer (bitstream) CP3 FPGA Virtex 1000 E CPLD CP4 CP2 CP0 DSP C62 Partial Module Fixed Module Bus Macro DSP Code 8PSK/QPSK modulation chain Oversampling FilteringIF Transposition 8PSK mapping QPSK mapping 1.08 MHz 270 KHz 810 KHz 540 KHz Bits to symbol coding Reconfiguration Bits to symbol coding Source coding simulation Légende : Reconfigurable part Fixed part Système Radio Dynamiquement Reconfigurable [Delahaye 2003] J-P. Delahaye, «Systèmes Radio Dynamiquement Reconfigurables sur Architecture Hétérogène», Mémoire de DEA, Université de Paris Sud Orsay, 10 septembre 2003 Changement dynamique dune chaîne de modulation [Delahaye 2003] Modules fixes (changement de fréquence – sélection de PLL ) Module dynamique (changement de mapping – 8PSK/QPSK)

26 26 Vers lendo reconfiguration… Auto-reconfiguration partielle du système [Le Cunff 2006] Le PowerPC reconfigure la matrice via le module IP_ICAP Stockage des bitstreams en mémoire externe Reconfiguration 2D Modular + Difference Based Design Système reconfigurable FPGA PLB to OPB bridge BRAM Controller OPB PLB PowerPC B U S M A C R O Reconfigurable Area On-board memory Controller : OPB_SysAce On-Board MEMORY OPB_GPIO (I, II, III) IP_ICAP [Le Cunff 2006] B. Le Cunff, «Reconfiguration dynamique et auto-reconfiguration Xilinx Virtex II Pro», Mémoire de projet MASTER, Université de Bretagne Sud, Mars 2006

27 27 Vers lauto adaptation… Connexion systématique des systèmes au réseau Déporter le stockage des bitstreams vers un serveur externe [Bomel 2007] Évolution dynamique des systèmes Réduction significative du problème de stockage Définition dune couche dabstraction « ultra légère » [Bomel 2007] P. Bomel, «A Networked, Lightweight and Partially Reconfigurable Platform», Rapport interne LESTER, Université de Bretagne Sud, septembre 2007 DPR [Bomel 2007] Xilinx [2006] Lagger [2006] Williams [2004] Vitesse 375 – 400 K40 K17 K32 K Mémoire (octets) 100K 1M

28 28 Agenda Quelques faits marquants… Domaines de recherche et contributions Systèmes embarqués (HW/SW codesign) Architectures reconfigurables Sécurité des systèmes embarqués Et demain… Enseignement et recherche…

29 29 Sécurité des systèmes embarqués Courtesy Lilian Bossuet

30 30 Attaques dun système embarqué communicant Attaque logicielle à distance Vers, virus, cheval de Troie Attaques matérielles passives Analyses des canaux cachés AES RAM KEY RSA µP turbo code Attaques matérielles actives réversibles Injection de fautes Attaques matérielles Actives irréversible Découpage du circuit

31 31 Le système est sécurisé Protection des Entrées/Sorties, de la configuration La matrice reconfigurable est sécurisée Protection des Entrées/Sorties, de la configuration Protection du Bus, de la mémoire, du processeur L accélérateur matériel est sécurisé Protection des Entrées/Sorties, de la configuration Protection du Bus, de la mémoire, du processeur Plusieurs niveaux de sécurité

32 32 Défense en profondeur Au niveau système monitoring des traitements du systèmes pour détecter les attaques (bus, accélérateur, cœur de processeur, mémoire), augmenter la flexibilité et gestion des mises à jour Au niveau architecturale implémentation efficace de cœur de cryptographie, détection de fautes, augmenter la flexibilité Au niveau logique protection contre les attaques sur canaux cachés Au niveau circuit résistance au sabotage (package), capteur, etc.

33 33 Positionnement des travaux Collaborations scientifiques associées SecureFPGA – UMASS 2003 – 2004 SANES ERE DGA 2004 – 2005 ICTER ANR 2006 – 2008 SecureNIOS – UMASS 2006 – 2008 Intégrité et confidentialité Romain Vaslin [2008] Protection du bitstream Lilian Bossuet [2003] Architecture système sécurisée Guy Gogniat [2004] Accélérateur hachage Sylvain Ducloyer [2007] Sécurité et NoC Jean Philippe Diguet [2007] Compression et protection du code Eduardo Wanderley [2007] Monitoring pour processeur Tilman Wolf [2006] Approche Système/Architecture

34 34 Intégrité et confidentialité des données Les systèmes embarqués utilisent généralement de la mémoire externe Les données et les instructions sont échangées de façon non protégée sur le bus entre le processeur et la mémoire Bus dadresses Bus de données SoC Mémoire externe Zone sécurisée Menaces Lecture non autorisée des données Injection de code ou altération des données Piratage de la mémoire Objectif Garantir la confidentialité et lintégrité des données stockées dans la mémoire externe et transférées dans la mémoire cache du processeur embarqué Courtesy Reouven Elbaz

35 35 Intégrité et confidentialité des données Protection des données en mémoire externe [Vaslin 2007] Basé sur lutilisation dun mécanisme de chiffrement du type OTP Intégration dune solution dintégrité basée sur un CRC « chiffré » Protection contre les attaques du type « Spoofing » Injection dune donnée malveillante « Splicing » Permutation spatiale des données en mémoire « Replay » Permutation temporelle des données sur le bus [Vaslin 2007] R. Vaslin, G. Gogniat, J-P. Diguet, R. Tessier, W. Burleson, High Efficiency Protection Solution for Off-Chip Memory in Embedded Systems, ERSA07, June 25-28, 2007, Las Vegas, Nevada, USA Bus dadresses Bus de données SoC Mémoire externe Zone sécuriséeZone non sécurisée

36 36 Scénario dexécution Plusieurs niveaux de compromis sécurité vs. Performance en fonction de lenvironnement OTP + CRC32 OTP + CRC8 OTP + CRC32 11 cycles pour traiter une requête en lecture mémoire Probabilité de collision OTP + CRC8 3 cycles pour traiter une requête en lecture mémoire Probabilité de collision 2 -8

37 37 Performances Surcoût mémoire résultant du stockage des Time Stamps et des CRC Proportionnel à la taille du code et des données Plus coûteux avec CRC8 que CRC32 car davantage de CRC à mémoriser Dégradation des performances par rapport à une solution non protégée Inférieure à 10% pour OTP + CRC8 Entre 10% et 30% pour OTP + CRC32 Surcoût temporel inférieur par rapport aux solutions actuelles AEGIS PE-ICE OTP + CRC32 AES Overhead mémoire (Koctets)

38 38 Architecture sécurisée pour les systèmes embarqués SAFES (SecurityArchitecture For Embedded Systems) [Gogniat 2007] Sappuie sur les propriétés intrinsèques des architectures reconfigurables dynamiquement afin de contrer les attaques Basé sur lutilisation de moniteur qui détectent tout comportement anormal Politique de sécurité dynamique que vise à adapter le niveau de sécurité en fonction de la menace La sécurité est coûteuse, essentiel de la mettre en oeuvre au bon moment [Gogniat 2007] G. Gogniat,T. Wolf, W. Burleson, J-P. Diguet, L. Bossuet, and R. Vaslin, « Reconfigurable hardware for high-security/high-performance embedded systems: The SAFES perspective », à paraître dans IEEE TVLSI Special Section on Configurable Computing

39 39 Performance Primitive de sécurité – Approche dynamique de la sécurité Adaptation en ligne Accroissement de la réactivité du système face aux menaces Primitive de sécurité Coeur de la primitive (fonction cryptographique) Contrôleur de sécurité de la primitive (SPC) Contrôleur de sécurité du système (SSC) Datapath AlP_Register ArP_Register Input FSM Output FSM StartResetDone SPC SSC Fault Battery level Communication Channel Quality Attacks System_state Req FPGA Security primitive Quatre implémentations sont considérées pour lalgorithme AES Non feedback mode without security (N_FB) Pipeline Feedback mode without security (FB) Iterative Feedback mode with fault detection (FB_FD) Parity-based error detection Feedback mode with fault tolerance (FB_FT) Triple module redundancy technique Securité

40 40 Surveillance – Moniteur de sécurité Génération des sous clés Chiffrement dun bloc Surveillance pour la primitive de sécurité AES Le moniteur Surveille lactivité sur le bus (adresse mémoire) Plusieurs scénarios peuvent être considérés pour détecter un comportement anormal « Counter-based » « Cross-coupling »

41 41 Agenda Quelques faits marquants… Domaines de recherche et contributions Systèmes embarqués (HW/SW codesign) Architectures reconfigurables Sécurité des systèmes embarqués Et demain… Enseignement et recherche…

42 Et demain… MPSoC Adaptatif Architecture Profil MARTE Langage Reconfigurable 4G (1Gbit/s) Application Outils industriels Sécurité Graphique 3D Architecture « Tera-scale » RTOS distribué Virtualisation Parallélisme explicite Généralisation UMLAdoption SystemC ++ Jeu dinstructions dynamiquement reconfigurable FPGA orienté sécurité Endo reconfiguration généralisée NoC adaptatif Dynamically… 1.Self test & detect 2.Isolate errors 3.Confine 4.Reconfigure, and 5.Adapt [Borkar 2007] Parallelism Exhibition tool Dynamic Computation Pattern Extraction Security driven design flow [Borkar 2007] S. Borkar « Thousand Core Chips A Technology Perspective » Intel Corp. June 7, 2007 Compilation en ligne Synthèse en ligne Intelligence distribuée Bio inspirée Méta langage Auto-adaptation Mutation Environnement virtuel Auto exploration RTOS distribué sécurisé Virtualisation des plateformes Auto reconfiguration Pervasive computing

43 43 RTOS sécurisé pour les systèmes embarqués Gestion dynamique de la sécurité au niveau de lOS Mise en place dune politique de sécurité afin doptimiser les performances Plusieurs niveaux de sécurité associés aux tâches Solution dédiée à lembarqué par rapport à AEGIS/XOM… Filtrage des zones mémoires Politique de sécurité dynamique ?

44 44 Software Defined Radio Reconfiguration dynamique dun NoC intégré à une plate-forme radio logicielle compatible SCA Abstraction des ressources de communication Reposer sur une structure de communication flexible et performante Adapter dynamiquement en fonction des besoins Mise en évidence des possibilités d'un NoC afin d'adapter les performances et les chemins de communications dynamiquement Allocation dynamique de « Time-Slot TDMA » Allocation dynamique de liaisons séries pour des réseaux du type commutation de paquets Allocation dynamique de chemins de communication pour des réseaux du type communication de circuits Déterminer le coût induit par la mise en œuvre de couches d'abstraction Essentiel afin de garantir la portabilité et l'extensibilité des applications

45 45 MDA pour systèmes adaptatifs Flot de conception MOPCOM Unification de lexploration Lien entre les mondes UML/MARTE, TLM et SystemC Raffinement progressif de la solution Depuis le niveau fonctionnel jusquau niveau RTL / « embedded C » Prise en compte du caractère dynamique de lapplication et des supports dexécution Simulation SystemC multi niveaux Applications H264 et récepteur radiofréquence

46 46 Pervasive computing Environnement adaptif avec découverte dynamique de nouveaux services et déploiement en ligne Architecture auto-adaptative Optimisation consommation, débit, ressources mémoire, communication… Efficacité énergétique Besoin de validation de ce nouveau paradigme de calcul Définition dun simulateur SystemC permettant dévaluer des politiques de déploiement dynamique Basé sur des profils des applications et des plateformes dexécution Prise en compte du caractère temps réel des systèmes

47 47 Agenda Quelques faits marquants… Domaines de recherche et contributions Systèmes embarqués (HW/SW codesign) Architectures reconfigurables Sécurité des systèmes embarqués Et demain… Enseignement et recherche…

48 48 Enseignement et recherche… Indissociable Lenseignement prépare les futurs chercheurs, ingénieurs, enseignants… La recherche source dinspiration pour lenseignement Besoin de mettre en place une démarche de qualité afin danticiper les évolutions à venir Internationalisation, environnement numérique, « project based learning », valorisation… Mutation de lenseignement Passer dun mode denseignement linéaire où létudiant est spectateur à un mode interactif ou létudiant devient acteur Favoriser la créativité, développer les forces de proposition, mettre en place les mécanismes nécessaires à la prise dautonomie Encourager et soutenir lenseignant dans sa démarche pédagogique Soutenir linitiative et encourager laudace Nécessité dinnovation et de remise en question

49 49 Enseignement et recherche… Le monde de lenseignement et de la recherche est en pleine mutation Osons imaginer de nouvelles pistes, favorisons les dynamiques de créations et encourageons la prise de risque

50 Contribution au domaine de la conception des Systèmes Embarqués Reconfigurables Guy GOGNIAT Université de Bretagne Sud Laboratoire LESTER CNRS FRE 2734 Habilitation à Diriger des Recherches Lorient, Vendredi 26 octobre 2007 Source: Xcell Journal Issue 58


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