Test dun Réseau sur puce générique (generic Network on Chip) Présenté par: David Bafumba-Lokilo & Silvio Fornera.

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1 Test dun Réseau sur puce générique (generic Network on Chip) Présenté par: David Bafumba-Lokilo & Silvio Fornera

2 Plan de présentation Introduction Le circuit Hypothèses Architecture et méthode de test Simulations Conclusion Questions 2 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

3 Introduction Nous utilisons un circuit NoC générique Dans ce projet on utilise un circuit de 8x8 avec une largeur dentrée/sortie de 32 bits. Le circuit prend en entrée 35 bits dont 3 bits dadresse de destination. On utilise une stratégie BIST pour définir larchitécture de test. 3 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

4 Le circuit: fonctionnement 3x38x8 0 1 _rts _rtr 1 0 1 1 FFFA FFFF FFFB FFFB FFFC FFFE FFFA FFFFFFFB FFFB FFFC FFFE Le circuit a un comportement de switch fabric 2x2 4 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

5 Circuit: Gérance de priorité les ports _rts(ready to send) et _rtr (ready to receive) sont automatiquement générer en compagnie des ports dentrée/sortie. Ils permettent de déterminer la présence ou labsence de paquet de données dans les ports. Cest une manière de prioriser les ports. 5 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

6 Hypothèses : les hypothèses des fautes Faute dAdressage: on veut sassurer que les données sont envoyées à la bonne sortie. Faute de collage: on vérifie que les bits de données ne sont pas collées à 0 ou à 1. Faute de voisinage: on veut vérifier sil y a des courts circuits dans le cas où les données sont transmises par des busses en parallèle. 6 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

7 Larchitecture de test se compose de: Générateur de vecteurs: LFSR et autres circuits spécifique. Circuit dentrée: gère les signaux _rts et _rtr dentrée avec les vecteurs provenant du LFSR. Le circuit sous test Circuit de sortie: gère les signaux _rts et _rtr de sortie et le signal trig. Larchitecture et méthode de test 7 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

8 Larchitecture et méthode de test Générateur de vecteurs Le LFSR: Afin de vérifier la correspondance exacte des destinations des vecteurs, on copie les trois deniers bits(LSB) au début du vecteur. On utilise le polynôme primitif suivant: Le circuit spécifique: il est composé dun compteur pour générer les adresses. Il génère les vecteurs selon lhypothèse assumée. X 32 + X 7 +X 6 + X 2 + 1 8 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

9 Larchitecture et méthode de test Circuit dentrée Il y a 8 circuits dentrée. Il permet denvoyer les vecteurs du LFSR ou du circuit spécifique au circuit sous test en gérant les signaux _rts et _rtr. 9 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

10 Larchitecture et méthode de test Circuit de sortie Il y a 8 circuits de sortie. Il sauvegarde le premier vecteur en sortie et vérifie si les 8 autres vecteurs sont égaux. Dans le cas contraire il envoie un signal derreur. Il comporte le signal > pour chaque circuit de sortie. Ces signaux utilisent une porte ET dont la sortie sert de signal de déclenchement du générateur de vecteur. De cette façon on ne perd pas les vecteurs quil génère. 10 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

11 Larchitecture et méthode de test DUT trig Device Test inputDevice Test output Générateur de vecteurs 11 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

12 Larchitecture et méthode de test Méthode de test On a fait des tests pour des circuits à 16 bits et 32 bits. Deux sortes de test: exhaustif et aléatoire avec LFSR (test complet du circuit à 16 bits) fonctionnel Test avec LFSR Exhaustif: toutes les fautes possibles 16 bits : 24 ms(simulation 1h) 32 bits : 1546 s (temps de simulation très long) Test aléatoire Appliquer des vecteurs aléatoirement au circuit 32 bits. Test fonctionnel On a pigé des vecteurs à appliquer au circuit 32 bits 12 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

13 11111…111111 0000…00000 0101…10101 11001…011AAA Test fonctionnel DUT trig 7 0 7 0 CIRCUIT DE VERIFICATION Larchitecture et méthode de test 13 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

14 Le vecteur permet de detecter les fautes dadressage 11001…011AAA 1AAAX AAA AAA 1AAAX AAA CIRCUIT SOUS TEST 1AAAX CIRCUIT DE SORTIE N Verification AAA = Adresse(N) CIRCUIT DENTRÉE COMPTE 8 VECTEURS Phase 1 du test fonctionnel Larchitecture et méthode de test 14 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

15 Larchitecture et méthode de test 11111AAA CIRCUIT SOUS TEST 11111 CIRCUIT DE SORTIE N CIRCUIT DENTRÉE COMPTE 8 VECTEURS Phase 2 et 3 du test fonctionnel Les vecteurs permettent de detecter les fautes de collage 11111…1111110000…00000 11111 VERIFICATION 15 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

16 Larchitecture et méthode de test Phase 4 du test fonctionnel Le vecteur permet de detecter les fautes de voisinage 0101…10101 01100AAA CIRCUIT SOUS TEST 01100 CIRCUIT DE SORTIE N CIRCUIT DENTRÉE COMPTE 8 VECTEURS 01100 VERIFICATION 16 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

17 Larchitecture et méthode de test Simulations Problème de synchronisation Perte de données du LFSR Utilisation du TEXTIO du vhdl: voir les données en sortie par des fichiers. Temps de simulation: 16 bits: test complet 24 ms – 1h de simulation. test fonctionnel: 11.5 μs 32 bits : estimation de 1546 s (temps de simulation très long) 17 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

18 Conclusions On a pu définir des hypothèse de faute pouvant se retrouver dans le circuit. La connaissance du circuit interne est requise pour développer dautres techniques de détection des fautes. On a developpé une architecture générique complete de test integré independent de la structure. Test complet possible pour le circuit à 16 bits, pas pour celui à 32: Test aléatoire (specification de couverture) Test fonctionnel Complexité: n 2 par rapport au nombre de portes Problèmes: Taux de couverture Surface 18 Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions Test dun Réseau sur puce générique

19 Questions 19 Test dun Réseau sur puce générique