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ELE6306 : Test de systèmes électroniques Projet de cours Détection, Diagnostique des fautes sur FPGA Véronique Manfoumbi; Hervé Achigui Professeur : A.

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1 ELE6306 : Test de systèmes électroniques Projet de cours Détection, Diagnostique des fautes sur FPGA Véronique Manfoumbi; Hervé Achigui Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

2 Projet, ELE juin 14École Polytechnique de Montréal 1 Plan +Introduction +Architecture des FPGA +Modèles des fautes +Détection des fautes +Diagnostique des fautes +Conclusion

3 Projet, ELE juin 14École Polytechnique de Montréal 2 Architecture FPGA (Xlinx) Bloc Logique Matrices de Routage IO Mux CLB (Bloc Logique Programmable) I/O Ports Segments de Line

4 Projet, ELE juin 14École Polytechnique de Montréal 3 Architecture des FPGA suite +FPGA : Field Programmable Gate Array CLB : Blocks logiques programmables Logique combinatoire Registre SM : Matrices de Routage I/O ports (Port dentrée–sortie programmable) LUT FF CLB MUX N1 N2 N3 E1 E2 E3 S3 S2 S1 W3 W2 W1 Points dinterconnexion programmable Switch Fermé 0 1 Switch Ouvert

5 Projet, ELE juin 14École Polytechnique de Montréal 4 SRAM – Based FPGA LUT FF MUX Cellules Mémoires de configuration CLB Interconnexions

6 Projet, ELE juin 14École Polytechnique de Montréal 5 Modèle de fautes +Modèles des fautes ( cellules logiques et interconnexions ) Fautes de Collages (Stuck Ats) Stuck-Open Fautes de circuits ouverts Bridgings Fautes de court-circuit

7 Projet, ELE juin 14École Polytechnique de Montréal 6 Détection des fautes : Classification des techniques de détection des fautes

8 Projet, ELE juin 14École Polytechnique de Montréal 7 Détections des fautes : BIST + Avantages Ne rajoute pas de surface (disparition des données lors de reconfiguration FPGA pour opération normale) Généralement BIST rajoute 10-30% de matériel +Désavantages Demande une grande flexibilité de ressources dinterconnexion

9 Projet, ELE juin 14École Polytechnique de Montréal 8 Détections des fautes Méthodes des arbres ET/OR

10 Projet, ELE juin 14École Polytechnique de Montréal 9 Détections des fautes METHODE NAIVE +Connections IN-OUT du CLB directe au IN-OUT du FPGA +Test externe au FPGA +CLB testé indépendamment

11 Projet, ELE juin 14École Polytechnique de Montréal 10 Détections des fautes TEST UNIVERSEL + Utilité pour FPGA non programmé +C-testable temps de test indépendant de taille de matrice CLB + Variation C-testable nombre détapes programmables indépendant de grosseur de matrice CLB

12 Projet, ELE juin 14École Polytechnique de Montréal 11 Détections des fautes COMPARAISON DES MÉTHODES + Difficile de comparer + Méthode spécifique à un FPGA précis Structure des FPGA diffère grandement Exemple : BIST originalement conçu pour ORCA (Lucent Optimized Reconfigurable Cell Array)

13 Projet, ELE juin 14École Polytechnique de Montréal 12 Détections des fautes : Test I DDQ +Avantages Ne souffre pas des limitations des FPGA des pins dentrées- sorties Pas besoin de conduire les signaux de sorties du test sur off- chip pour observation + Désavantages Temps de test très long car temps de mesure long +Test de tension I DDQ utilisé pour tester différentes parties de la puce Test des entrées-sorties

14 Projet, ELE juin 14École Polytechnique de Montréal 13 Détection des fautes sur des interconnexions +Pourquoi ? 80% des transistors dans un FPGA sont utilisés pour les interconnexions Les interconnexions utilisent plus de 50% de la surface du chip Origine de la majorité des défauts Modèles des fautes complexe à définir +Deux familles de tests BIST Non-BIST

15 Projet, ELE juin 14École Polytechnique de Montréal 14 Test des Interconnexions : BIST +Usage blocs logiques pour la génération des vecteurs de test, et lanalyseur de résultat Vérifier la propagation des 0 et des 1 Pour chaque pair de segment, vérifier la propagation du 0 et du 1 +BIST avec algorithme de génération et vérification de la parité

16 Projet, ELE juin 14École Polytechnique de Montréal 15 Test des Interconnexions : Non – BIST +Trois configurations requises au minimum +Pour chaque configuration Génération et application des vecteurs de test +Nouvelles techniques Usage de la SRAM pour changer dynamiquement les configurations de test pendant lapplication des vecteurs de test. OrthogonalDiagonal–1Diagonal–2 +Configurations pour le test des interconnexions

17 Projet, ELE juin 14École Polytechnique de Montréal 16 Détection des fautes : DFT conception en vue du test +Méthode I Connexion des CLB sous forme dune matrice unidimensionnelle (1-D) Permet de tester le FPGA comme un ensemble déléments indépendant. Avantage : indépendant de la grandeur du FPGA Principe Légère modification de la mémoire SRAM de programmation du FPGA Décalage des données de configuration Exécution du test en chargeant en mémoire les données de configuration une seule fois, au lieu de le faire pour chaque séquence de test. + Méthode II Amélioration de la méthode de décalage des données pour tester les fautes dans les CLB et les interconnexions. +Inconvénient : Méthode non applicable si les mémoires sont des RAM classiques Impossibilité de décaler les données pour les RAM

18 Projet, ELE juin 14École Polytechnique de Montréal 17 Diagnostique des fautes Classification des techniques pour le diagnostique des fautes sur les FPGA

19 Projet, ELE juin 14École Polytechnique de Montréal 18 Diagnostique des fautes : BIST Amélioré - 1

20 Projet, ELE juin 14École Polytechnique de Montréal 19 Diagnostique des fautes : BIST Amélioré - 2

21 Projet, ELE juin 14École Polytechnique de Montréal 20 Diagnostique des fautes Méthodes des arbres ET/OR +Même stratagème que pour détection de fautes +Refaire test en tournant la puce de 90 o test effectué 2 fois + Composant symétrique

22 Projet, ELE juin 14École Polytechnique de Montréal 21 Diagnostique des fautes : Interconnexions +Deux méthodes : BIST Non – BIST +Contrainte : requiert un nombre beaucoup plus élevé de configurations de tests. +Y. Yu et al. présentent une méthode qui permet de diagnostiquer toutes les fautes dans un FPGA avec un minimum de huit configurations de test. +T. Liu et al. proposent une méthode qui utilise cinq configurations de test.

23 Projet, ELE juin 14École Polytechnique de Montréal 22 Diagnostique des fautes : Interconnexions - 2 +La minimisation du nombre de configuration de test se fait au détriment du taux de couverture de chacun des tests. La méthode de T. Liu et al. appliquée sur le FPGA de Xilinx XC4013, donne un taux de couverture de 67%. +La performance des algorithmes qui réalisent le diagnostique dépend beaucoup de la complexité du modèle utilisé pour simuler le FPGA. +S. McCracken : Nouvelle méthode de configuration de test des interconnexions Réduction du temps dexécution des tests et diagnostiques des fautes. Dédiée aux circuits FPGA dynamiquement configurables Tire avantage du FPGA a avoir une section qui soit reprogrammable Permet ainsi lutilisation simultanée de différentes configurations de tests pour un même vecteur de test.

24 Projet, ELE juin 14École Polytechnique de Montréal 23 Conclusion +Détection & Diagnostique des fautes Tests utilisant la programmabilité du FPGA Conception en vue du test Test I DDQ +Nouvelle tendance – FPGA qui tolèrent des fautes Lorsquun algorithme identifie la cellule ou linterconnexion qui est défectueuse, Configuration dun autre chemin Restriction de laccès à la ressource défectueuse tout en permettant lutilisation normale du FPGA. +Nouvelle génération des FPGA SOC ( System On Chip ), Plusieurs circuits embarqués

25 Projet, ELE juin 14École Polytechnique de Montréal 24 Conclusion – Tolérance des fautes Avant le décalage Après le décalage DéviationBroches E/S CLB Disponible CLB défectueux CLB

26 Projet, ELE juin 14École Polytechnique de Montréal 25 Questions

27 Projet, ELE juin 14École Polytechnique de Montréal 26 Technique de décalage de données - 1 +Programmation du FPGA en vu du test Mémoire du FPGA Mémoire externe qui contient dautres données de configuration +Pourquoi Décaler les données de configuration ? Pour un changement mineur de configuration du FPGA Chargement complet de toutes les données de configuration à partir de la mémoire externe Chaque configuration contient des millions de bits Test du FPGA pour chacune des configurations Nécessité de minimiser le nombre de configuration

28 Projet, ELE juin 14École Polytechnique de Montréal 27 Technique de décalage de données - 2 +Technique décalage des données Modifier la SRAM (permettre le décalage des données) +Homogénéité de la structure du FPGA Différentes rangées ont des structures identiques Longueur des données de configuration identique pour toutes les rangés Connexion sérielle des cellules de configuration


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