Checkpoint et Rollback pour systèmes multi-core (1/2)

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1 Checkpoint et Rollback pour systèmes multi-core (1/2)
Contexte Systèmes embarqués avec plusieurs cœurs connecté par un réseau –sur-puce Fiabilité au niveau du logiciel des systèmes embarquées Checkpoint: sauvegarde régulière de l’état cohérent (des applications) du système dans une mémoire protégée Rollback: en cas de faute détectée on restaure l’état cohérent de la mémoire Implémentation Simulation sur FPGA (code VHDL du système fourni) Système avec des processeurs µBlaze (Xilinx) Chaque µB avec sa propre mémoire µB Connecté par un réseau de type mesh Applications chargées dans le Block RAM des µBs

2 Checkpoint et Rollback pour systèmes multi-core (2/2)
Simulation et validation de la plateforme Trafic aléatoire entre les cœurs Code pour chaque cœur fourni Xilinx EDK, ModelSim Implémentation du mécanisme checkpoint distribué Un processus master qui déclenche le checkpoint sur les autres cœurs Implémentation d’un protocole de handshake / synchronisation Implémentation du mécanisme rollbak distribué Protocole handshake / synchronisation similaire au checkpoint Évaluations de la perte de performance du système Injections de fautes Analyse de l’impact du rollback sur les performances

3 eCOS sur système multi-cœurs (Leon3) (1/2)
Contexte Systèmes critiques Aérospatial & défense, médical Système embarqué avec plusieurs cœurs Cœurs compatible SPARC V8 (LEON3 et LEON3FT) Communication par un multi bus hiérarchique compatible AMBA 2.0 Système d’exploitation Support pour SMP: eCOS, VxWorks, Linux 2.6 Implémentation Plateforme matérielle sur FPGA Open-source, disponible sur 4 cœurs LEON3FT (e.g. le ESA/Gaisler chip GINA) Logiciel pour tester la plateforme Lancer un OS avec plusieurs benchmarks

4 eCOS sur système multi-cœurs (Leon3) (2/2)
Intégration et validation de la plateforme FPGA Code pour tester les composantes de la plateforme Tester la plateforme Simple applications Lancer un OS (ROM et/ou RAM) avec des benchmarks

5 Memory BIST programmable (1/2)
Contexte Mémoires jusqu’à 80 % d’un SoC Nouvelles technos siliciums = nouveaux défauts non modélisés Algos classiques pas suffisants pour tester les mémoires BIST mémoire programmable Objectifs Synthétiser le MBIST et une mémoire sur FPGA (code VHDL du MBIST fourni) Validation en utilisant un PPC

6 Memory BIST programmable (2/2)
Power PC IF FPGA Etapes: Synthèse/optimisation du MBIST, de la mémoire et de l’interface (IF) sur le FPGA Simulation par validation Modelsim Ecriture de scénarios/algos de test à faire exécuter par le PPC Validations sur la carte Optimisations