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1 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Ecole Microélectronique, building blocks 0.35 m, La Londe les.

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1 1 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Ecole Microélectronique, building blocks 0.35 m, La Londe les Maures 2009 Interpolateur de temps à 50ps de pas de quantification Ph.VALLERAND – L.LETERRIER R&D Mesure de temps

2 2 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Objectif Développer une architecture à 50ps de pas de quantification : Architecture à base dune D.L.L « multi-échantillonnée » Principe : mémoriser létat dune DLL à différents instants à base dune DLL (Delay Locked Loop) technologie AMS CMOS 0.35 m système asservi faible consommation faible encombrement limite technologique pas de quantification ~ 200ps

3 3 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Principe de linterpolateur Principe du « multi-échantillonnage » exemple : une DLL à 200ps de LSB, échantillonnée 4 fois toutes les 50ps Inconvénient ligne à retard passive : complexe et difficile à calibrer

4 4 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Principe de linterpolateur Principe du « multi-échantillonnage 50ps » transposable en « multi-échantillonnage 250ps » Avantage délai de 250ps réalisable avec des cellules à retard système asservi possible

5 5 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Avantage : pas de calibration Inconvénient : très sensible à la DNL de la DLL32 Architecture de linterpolateur Interpolateur à base dune DLL et dune ligne à retard multi-hits controlée par une seconde DLL

6 6 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 La cellule à retard : 2 inverseurs dégénérés sur le NMOS Interpolateur 50ps : la D.L.L à 32 cellules

7 7 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Caractéristique du délai en fonction de la tension de contrôle Dispersion des délais de propagation front « montant –descendant » Δ r_f ~ 1,5 ps 18 m 52 m délai min ~ 130 ps La cellule à retard : résultats de simulations post-layout Interpolateur 50ps : la D.L.L à 32 cellules

8 8 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Simulations post-layout : self de bonding = 10nH capacités de découplage = 100pF 650 m 86 m Interpolateur 50ps : la D.L.L à 32 cellules

9 9 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Non Linéarité Différentielle de la D.L.L à 32 cellules : DNL diff 2,9 % Δdélai 5,8ps Consommation de la DLL à 32 cellules : ~ 6 mA Interpolateur 50ps : la D.L.L à 32 cellules Délai cellule en ps numéro de canal

10 10 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Association dune D.L.L. principale à 32 cellules Interpolateur 50ps : les 2 DLLs interverrouillées et dune D.L.L secondaire à 4 cellules

11 11 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Interpolateur 50ps : les 2 DLLs interverrouillées Non Linéarité Différentielle de la D.L.L principale à 32 cellules : DNL diff 6,5 % Δ délai 13ps , , ,5 187,5 Délai cellule en ps numéro de canal

12 12 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Interpolateur 50ps : les 2 DLLs interverrouillées Non Linéarité Différentielle de la D.L.L secondaire à 4 cellules : DNL diff 3 % Consommation des 2 DLLs : ~ 6,7 mA ΔT Hit1-Hit2 ΔT Hit2-Hit3 ΔT Hit3-Hit4 245,4ps 249,4ps 251ps

13 13 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Layout : Registres de mémorisation Multiplexeur de données DLL32 &DLL4 Mise en forme du Hit LAR_Multi_Hits 710 m 271 m « Interpolateur 50ps » 1 voie

14 14 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Bloc « Interpolateur 50ps »2 voies Nombre dIOs 54 Pads Layout « bloc 2 voies », en cours… 1,65mm 2,1mm Surface (mm 2 ) 3,56

15 15 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Bilan des résultats de simulations : Interpolateur Haute Résolution : DLL32DLL4 DNL 6,5 % 3 % Consommation 6,7 mA Surface 0,2 (mm 2 ) Conclusions & perspectives soumission du bloc 2 voies fin 2009 simulations pour caractériser complètement linterpolateur restent à faire Principe validé mais DNL de la DLL 32 cellules est à améliorer… Consommation conforme aux spécifications Encombrement faible donc « chip multivoies » possible

16 16 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Conclusions & perspectives Améliorations : diminuer la sensibilité à la DNL de la DLL32 dispositif de glissement pour améliorer la DNL de la DLL32

17 17 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 FIN

18 18 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Schéma structurel Mise en forme du Hit Ligne à retard Multi_Hits DLL32 & DLL4 Registres de mémorisation Multiplexeur de données « Interpolateur 50ps » 1 voie

19 19 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 D.L.L. à 32 cellules + cellule doptimisation de lerreur de phase Interpolateur 50ps : la DLL à 32 cellules Optimisation de la DNL de la D.L.L

20 20 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre Principe de base Le marquage du temps En charge dassurer : une mesure fine du temps garantissant la résolution souhaitée une mesure grossière du temps fixant la dynamique Réalisation : En général par lassociation dun interpolateur dun compteur Linterpolateur, qui est le cœur de cette étude, est à base dune boucle à verrouillage de retard (DLL, Delay Locked Loop)

21 21 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Résultats de simulations de la DLL : ConfigurationsPost Layout BlocsNomsUnités1234 Selfs de bondingSb( nH )10 Capacité de bondingCb( pF ) Capacité de Pompe de ChargeCpc( pF )10 25 out_cell Rising_delay( ps )197,6198,3197,5197,2 Falling_delay( ps )206,0206,6207,4207,6 Δ r_f( ps )8,408,309,9010,40 to_reg1 Rising_delay( ps )197,8198,0195,7196,8 Falling_delay( ps )194,8195,4196,2 Δ r_f( ps )-3,00-2,600,50-0,60 D.L.L r_delay Line( ps )6060,0 6058,06061,0 r_delay moyen( ps )189,4 189,3189,4 I_moyen (200ns)(mA)5,7145,7135,7295,728 Delta V (vdd_B - vss_B) (mV)43,121,253,320,3 D.N.L. (single)( ps )11,211,011,411,2 D.N.L. (différentiel)( ps )9,58,09,25,8 Architecture 50ps : la DLL

22 22 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Résultats de simulations : Architecture 50ps : les 2 DLLs interverrouillées

23 23 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Résultats de simulations : suite.. Architecture 50ps : les 2 DLLs interverrouillées

24 24 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Plan oLa problématique du projet oLe cahier des charges de linterpolateur oLe principe de linterpolateur oLes résultats de simulations oAméliorations de larchitecture oConclusion & perspectives

25 25 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 D.L.L. à 32 cellules + cellule doptimisation de lerreur de phase Architecture 50ps : particularités de la DLL

26 26 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 La problématique Objectifs : –Marquage des paramètres physiques –Précision temporelle de 100ps Performances visées : –Dynamique > durée dun « RUN » 12 h –Résolution < 100ps FWHM 43ps RMS Développer un marqueur de temps à hautes performances : Résolution temporelle suffisante pour la majorité des expériences de physique nucléaire mesure du temps de vol des particules Transfert de données par bloc dévts Plus de temps mort commun Implémentation d1 trigger off-line

27 27 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Architecture du marqueur de temps : Association : Compteur & Interpolateur Mesure « fine » de temps Haute résolution Mesure « grossière » de temps Grande dynamique Interpolateur

28 28 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Le cahier des charges de linterpolateur de temps ASIC fondu en technologie AMS CMOS 0.35 m Nb de voies dinterpolation = 1 Fréquence de fonctionnement = 160MHz LSB 100ps Résolution 40ps RMS Temps mort < 50ns Bloc soumis en janvier 2007

29 29 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Linterpolateur : à technique numérique Délai élémentaire par cellule de DLL 390 ps Horloge de 160MHz de Fréquence DLL à 16 cellules à retard Ligne à retard // à 4 cellules à retard Résolution temporelle de 97.5 ps ordre 1 ordre 2 ÷16 Période dhorloge de 6.25ns Interpolateur de temps ÷4÷4

30 30 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 à base dune D.L.L. et dune ligne à retard // à 4 cellules à retard : Avantage : faible temps mort Inconvénient : Autocalibration complexe

31 31 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 La ligne à retard // à 4 cellules à retard : Avantages: Pas besoin de délais RC passifs Délais indépendants après lautocalibration par mesure statistique: τ 2 -τ 1 τ 3 -τ 2 τ 4 -τ 3 100ps

32 32 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Plan SNATS : Super NEMO Absolute Time Stamper Marqueur de temps 50ps ( de LSB) Perspectives

33 33 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Collaboration LAL-LPC Caen (V.Tocut, L.Leterrier, P.Vallerand) Besoins : Mesure du temps avec une résolution 100ps RMS Marquage du temps sur quelques dizaines dheures Exigences pour SNATS: résolution 70ps RMS pas de quantification théorique 245ps Contraintes pour SNATS: Techno AMS CMOS 0.35µm SNATS : Super Nemo Absolute Time Stamper

34 34 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre PMs Slow Shaper PAC Track & HoldFast Shaper CFD SNIFE (SuperNemo Integrated Front-end) SNATS ADC 12bits / 40MHz FPGA Cyclone 3 16 Data Readout Electronique Front-End du Calorimètre de SuperNemo voies PM 1250 SNATS Clock Multiplier SI5325 CLK 40MHz 160MHz Control 9 6 SNATS dans le front end de Super Nemo

35 35 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Une mesure fine du temps (haute résolution) DLL Une mesure grossière du temps (dynamique) Compteur N bits SNATS : Principe

36 36 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 SNATS : Architecture

37 37 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Technologie AMS CMOS 0.35µm (C35B4) Fréquence dhorloge : 160MHz retard dune cellule 195ps DLL à 32 cellules DNL <10% Dynamique de codage : 53 bits compteur dhorloge sur 48 bits ( 20 jours) encodage de létat de la DLL sur 5 bits sortie parallèle 16 bits (4 mots 16 bits) Modularité : 16 voies/chip SNATS : Spécifications pour répondre au cahier des charges

38 38 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre La DLL (Cellule retard) - Raccordement entre DLL et compteur - Compteur 48 bits SNATS : Détails sur certains blocs

39 39 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Inverseur non dégénéré : gain 30ps Un seul buffer : gain 30ps Résultat obtenu : délai nominal 195ps avec une marge 30ps SNATS : cellule à retard

40 40 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 DNL de la DLL <2% à 27°C Délai minimum 150ps à 27°C 166ps à 60°C Pente dune cellule à retard 0.15ps/mV SNATS : Simulation post layout de la DLL (en typique)

41 41 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Pb : DLL et compteur sont synchrones mais pas en phase! CLK NN+1N-1 Counter DLL Hit Code DLL mémorisé : 0 Code compteur mémorisé : N au lieu de N+1 Erreur dune période dhorloge SNATS : Raccordement entre DLL et compteur

42 42 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Généralement, une structure à 2 compteurs est utilisée: Inconvénients: - Surface occupée (2 compteurs + multiplexeur) - Puissance consommée SNATS : Raccordement entre DLL et compteur

43 43 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre Delay_line_200ps_al1 Post Layout (Convergence sur 300 ns) La DLL32 Boucle à verrouillage de retard DLL_32_cells_al1 Post Layout (Sb = 10 nH, Cb = 100 pF, Ccp = 25 pF) DNL 2,9 % Courbe référencée au vss Courbe référencée au gnd_int

44 44 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Idée : conditionnement de linstant de mémorisation du compteur en fonction de létat mémorisé de la DLL Clock Hit MSB bits Time measurement Counter DLL Synchroniser LSB bits Latch in out L Register in out C hit_counter Latch in out L Register in out C hit_dll status_dll Raccordement entre DLL et compteur : Solution pour SNATS

45 45 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Evénement avec correction: Plage de valeur de DLL où nous avons une erreur de code CLK NN+1N-1 Counter DLL Hit Hit _dll Hit_counter Status_dll Code DLL mémorisé : 0 Code compteur mémorisé en fonction du code DLL : N+1 Code correct Raccordement entre DLL et compteur : Solution pour SNATS

46 46 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Contraintes : Fréquence de fonctionnement : 160MHz Dynamique : 48 bits (20 jours) Faible consommation Pas détat transitoire Code Gray Idée de départ: optimisation entre complexité/performance. Division du compteur en 3 blocs de 16 bits constitués chacun de 4 tronçons de 4 bits SNATS : compteur 48 bits en code GRAY

47 47 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Simulé en post layout jusquà 200MHz et 28 ième bit Temps détablissement des sorties < 1.5ns Taille :780µm X 100µm Layout réalisé sous Soc Encounter avec laide précieuse de lIPHC de Strasbourg (Abdelkader Himmi) SNATS : compteur 48 bits en code GRAY

48 48 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 SNATS : Fonctionnement pour une voie touchée Hit 16 Data Data_Select Word_Select Clear Adress 16 Hit

49 49 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Consommation: Alimentation en 3.3V 10mA/DLL + 35mA pour le reste Pour 8 DLLs: 115 mA P= 380 mW Signal dhorloge : Entrée en LVDS ou asymétrique (3.3V) Fréquence nominale : 160MHz Faible jitter : qq ps RMS Signal de Hit : Niveau dentrée au choix entre 1V et 3.3V Déclenchement sur front montant Entrées / Sorties de Readout et control: Standard LVCMOS 3.3V SNATS : Caractéristiques électriques

50 50 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Non Linéarité Différentielle : ± 0.2LSB SNATS : Mesures

51 51 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Non Linéarité Intégrale : ± 1.3LSB SNATS : Mesures

52 52 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 SNATS : Mesures Résolution : σ = 71 ps

53 53 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 SNATS : Mesures Non Linéarité Différentielle : ± 0.024LSB

54 54 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 SNATS : Mesures Non Linéarité Intégrale : ± 1.98LSB

55 55 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 SNATS : Mesures Résolution différentielle: σ = 109 ps

56 56 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Spécifications respectées Taille :4467µm X 2853µm Boitier : CQFP100 SNATS : Bilan

57 57 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 Avantage : pas de calibration Inconvénient : La DNL de de DLL32 doit être très bonne Architecture 50ps Interpolateur à base dune DLL et dune ligne à retard multihits controlée par une seconde DLL Main Performances : LSB=50ps, RMS 22ps


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