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Flot de conception pour plateforme reconfigurable Raphaël David , Daniel Chillet , Sébastien Pillement , Olivier Sentieys ,   ENSSAT / LASTI-

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1 Flot de conception pour plateforme reconfigurable Raphaël David , Daniel Chillet , Sébastien Pillement , Olivier Sentieys ,   ENSSAT / LASTI-  IRISA / INRIA - Troisième Colloque CAO Paris, 16 mai 2002

2 2 Flot de conception pour plateforme reconfigurable Introduction Une architecture enfouie reconfigurable dynamiquement : DART Méthodologie de développement Conclusions et perspectives

3 3 Chaîne de traitement 3G Flexibilité – Applications – Services Hautes performances Faible consommation Processing Data Audio Video Source coding V34, V8, H225, H245,... EFR, AMR, CELP, RPE-LTP,... MEGx, H26x,... Chanel coding Viterbi, turbo coding, Reed Solomon,... accessmodulation TDMA, FDMA, W-CDMA,... PSK, MSK, ASK, QAM,... Multi-granularité – Traitements arithmétiques – Traitements logiques

4 4 DART : Présentation générale Architecture autonome 2 grains de reconfiguration – Fonctionnel (DPR), porte (FPGA) Reconfiguration dynamique Faible consommation Distribution des ressources – calcul, interconnexions, contrôle, stockage

5 5 Architecture des clusters Config mem. FPGA DMA ctrl Contrôle DPR1 DPR2 DPR3 DPR4 DPR5 DPR6 Data mem Réseau segmenté

6 6 Architecture des DPRs reg1 reg2 MUL1ALU1MUL2ALU2 Réseau multi-bus Data mem1 Data mem2 Data mem3 Data mem4 AG1AG2AG3AG4 Gestion de boucle Bus globaux

7 7 HW Reconfiguration versus SW Reconfiguration La reconfiguration HW pour optimiser le chemin de donnée rec 4 cycles Config. 1 y(n)+=x(n)*c(n) X + Mem1Mem2 Mem3 - X Config. 2 y(n)=(x(n)-x(n-1))² Mem1 rec 1 cycle Config. 2 S=C*D X Mem4 Mem1 La reconfiguration SW pour modifier le chemin de donnée à chaque cyle Config. 1 S=A+B + Mem1 Mem2

8 8 Résultats d'implémenation Applications clés de l'UMTS – W-CDMA (Complex Despreading) – Traitements vidéo (DCT 2-D) – Traitements audio (autocorrelation) Peu de lectures d'instruction Partage massif de données

9 9 Le Flot de développement Trois types de traitements doivent être distingués : – Les codes irréguliers – Les manipulations de données – Les calculs réguliers Les codes irréguliers et les manipulations de données sont traduits en codes binaires exécutables via des passes classiques de compilation issues de l'environnement de compilation reciblable CALIFE – Génération des instructions SW : cDART – Génération des instructions de manipulation de données : ACG Les traitements réguliers sont transformés en reconfigurations HW via une extension de l'outil de synthèse comportementale BSS – Génération des configurations HW : gDART

10 10 ² Code C SUIF SUIF Front-end CDART Compilation SCDART Performance Analysis RTL simulation ACG Compilation Data access extraction ARMOR description of DART Profiling Parser assembler -> Config SW GDART Parser DFG -> Config HW scheduling ARMORC Partial loop unrolling Parser assembler -> Codes AG Consumption, nb cycles, resource using,.. Loop kernel DPR Allocation

11 11 Résumé DART supporte les principales contraintes des T3G : – Variété de grains de calcul – Variété des motifs de calcul – Variété des tailles de données – Exécution concurrente des tâches – Faible consommation d'énergie – Flexibilité Modélisation RTL de DART en SystemC – Définition d'un simulateur Bit-true et cycle-true – Estimation de l'énergie au niveau RT

12 12 Travail en cours : Aspects logiciel Validation de SCDART Finalisation de gDART Déroulage partiel de boucle État des OS temps Réel pour les architectures reconfigurables

13 13 Travail en cours : Aspects matériel Implantation Hardware des DPRs – Générateurs d'adresses et mémoires – Placement/Routage Étude du FPGA – Architecture – Intégration dans le cluster

14 14 Travail en cours : Validation des résultats Implémentation d'un codeur vidéo Étude de DART dans le cadre des applications réseau

15 15 Perspectives System View IP View


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