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2 février 2006 Unité Electronique Informatique Évaluation scientifique 1/9 Vision sur puce © A. Kitaoka 2003 Thierry Bernard.

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1 2 février 2006 Unité Electronique Informatique Évaluation scientifique 1/9 Vision sur puce © A. Kitaoka 2003 Thierry Bernard

2 2 février 2006 Unité Electronique Informatique Évaluation scientifique 2/9 Vision sur puce Système de vision traditionnel versus traitement en plan focal (x,y) ( ) p(B/A i )p(A i ) j p(B/A j )p(A j ) x k/k = x k/k-1 + K k y k ^ ^ ~ ··· (x,y) ( ) p(B/A i )p(A i ) j p(B/A j )p(A j ) x k/k = x k/k-1 + K k y k ^ ^ ~ ··· ImageurCalculateur Rétine« Cortex » ··· Agitation de données consommation dénergie Approche classique

3 2 février 2006 Unité Electronique Informatique Évaluation scientifique 3/9 Bio-inspiration ? Polyvalence programmabilité Un processeur programmable dans le pixel, plutôt numérique, pour réaliser une large classe de traitements rétinotopiques en plan focal. Vision sur puce Rétines bio-inspirées versus rétines programmables Vout Vcas Vb Rémanence du mouvement Détection de changement temporel [Delbrück 94] 5 MOS Flot optique 1-D 40 MOS [Özalevli 06] analogique ingénieux très faible conso. précision limitée figé, cloisonné photo- capteur conversion analogique numérique processeur numérique Rétine

4 2 février 2006 Unité Electronique Informatique Évaluation scientifique 4/9 Vision sur puce Système de vision à base de rétine artificielle programmable Rétine : grille SIMD cellulaire de processeurs produit des descripteurs dimage Cortex opérations non rétinotopiques pilotage de la rétine Atouts Rapidité Capture active Faible consommation Compacité ( VSOC) Limitations Autonomie mémoire concision algorithmique Rigidité du mode SIMD pb taux doccupation Des- crip- teurs Code RétineCortex ASIC COTS, IP datapath image / UC parallélisme spatial massif sans transfert dimage déplacements surtout locaux processeur pixellique simple booléen, sans décodeur calculs bit-série fréquence modérée (10MHz) Ptransport Pcalcul Pcontrôle Pcalcul Gain de 2 / 3 ordres de grandeur par rapport à un microprocesseur / PC

5 2 février 2006 Unité Electronique Informatique Évaluation scientifique 5/9 Système de surveillance très basse consommation Client : DGA Partenaires : Bertin Technologies (MO), CEA/LETI, ULIS Nouvelle génération de rétine Pvlsar34 : 200x200 pixels CMOS 0,35µm pitch 37,5µm 45 bits/pixel basse consommation capture/CAN de qualité Innovations : mémorisation, calcul, communication exotiques éclectisme « design for yield » (DFY) Cortex embarqué Vision sur puce Contrat CALADIOM 64k32k16k8k4k nombre de pixels Positionnement par rapport à la concurrence Pvlsar34 Pvlsar34-IR Séville ACE16k Tokyo Vision Chip Arcueil Pvlsar2.2 nombre de bits/pixel i/i (%) © Bertin Technologies 30µm 2 /bit

6 2 février 2006 Unité Electronique Informatique Évaluation scientifique 6/9 Vision sur puce A la conquête du moyen niveau Reconstruction géodésique Propagation asynchrone via des connexions programmables bidirectionnelles Pb du taux dutilisation résolu pleine efficacité énergétique rapide car asynchrone Calcul régionaux Primitive symétrique fondamentale : la somme Calcul sur un arbre couvrant orienté connexions monodirectionnelles Racine = pixel représentant la région Additionneur bit-série distribué, opérant en // sur les régions Utilisé dans MAO (en 8-connexité) et en partie dans Tokyo Vision Chip Trop coûteux dans une rétine arité arbre couvrant : jusquà 3 ou 4 Manipulation de régions, densembles de pixels

7 2 février 2006 Unité Electronique Informatique Évaluation scientifique 7/9 Vision sur puce Structures asynchrones cellulaires légères [Thèse V. Gies] Recours au micropipeline de Y. Sutherland propagation par jetons, conservative de la somme version arborescente du micropipeline valorisation des ressources nécessaires (arbitre) à linstallation de larbre couvrant Calcul explicite de la somme ramené dans le domaine synchrone fusion de paires de jetons de poids 2 k en jetons de poids 2 k+1 multiplication par environ 4 du nombre de phases asynchrones suppression additionneur et autre opérateur superflu Allègement considérable du coût matériel : 52 MOS/pixel, contre 2500 pour la MAO et même 30 par connexité accrue pour réduire à 2 larité maximale de larbre couvrant Collab. A. Mérigot (Paris XI)

8 2 février 2006 Unité Electronique Informatique Évaluation scientifique 8/9 Vision sur puce Perspectives - Interactions Achèvement dune période de faisabilité Pvlsar34 : rétine de niveau quasi-industriel Cortex façon « système embarqué » O. Hammami Ensemble validé sur application réelle A. Manzanera Vers la robotique Capacités moyen niveau via lasynchronisme A. Mérigot (Paris XI) Exploitation descripteur rapide dimage pour un \ M. Renaudin (TIMA) ? paramétrage statistiquement fondé des algorithmes Thèse Nicolas BURRUS J.-M. Jolion (INSA) Apprentissage structurel et statistique rapide D. Filliat & J.C. Baillie de la scène pour la localisation/navigation Thèse Renaud BARATE collab. externe AD Embarquement sur robot Pionner en cours IHM Vers des « killer retinas » Système de vision sur puce collab. externe AD Vérification/optimisation/compilation Bruno Monsuez Enrichissement de linterface cortex/rétine

9 2 février 2006 Unité Electronique Informatique Évaluation scientifique 9/9 Vision sur puce Enseignement, encadrement, publications, etc. Enseignement 1A : tronc commun « Electronique numérique » (3ECTS) 2A : resp. voie SIC (16ECTS), interventions module électif « Image » 3A : resp. module « Perception » (8ECTS), resp. semaine européenne « Parole » Mines de Paris 2A : « Electronique » (2ECTS) Encadrement Thèse V. Gies (soutenue le 12/12/2005) Thèse N. Burrus (débutée le 01/10/2005) Publications 8 rapports CALADIOM 1 article de revue 9 papiers en conférence internationale Divers 3 jurys de thèse, dont 1 en tant que rapporteur relecteur/évaluateur pour différentes revues et institutions


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