Emmanuel GRENADOS December 15, 2009

Emmanuel GRENADOS (emmanuel.grenados@nxp.com) December 15, 2009
Implémentation Physique de Circuits Intégrés Numériques ou Mixtes (Backend) Emmanuel GRENADOS December 15, 2009

Sommaire Introduction : NXP et objet du cours
Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Introduction Introduction : NXP et objet du cours NXP Semiconducteur
NXP Semiconducteur à Caen Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation But de la présentation Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Introduction – NXP Semiconducteur
NXP et objet du cours NXP Semiconducteur NXP Semiconducteur à Caen Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation But de la présentation Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

NXP Semiconducteur Créé en 2006 (précédemment une division de Philips)
Fait partie du Top-10 des fabricants de semi-conducteurs avec des revenus de 6.3 milliards de $ en 2007 Domaines d’activités principaux : Home (digital TV) Automotive (car radios, keyless…) Identification (RFID, NFC, epassports…) MMS (ARM, power supply control, I2C…) Solid State Lighting Environ employés (6000 ingenieurs) Une organisation globale : 13 centres de production et assemblage, 26 centres de R&D repartis dans 12 pays, 4 ‘system labs’ et plus de 100 bureaux de vente 50 ans d’expérience dans les semi-conducteurs Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

NXP Semiconducteur Pourcentage de ventes par région en 2007
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NXP Semiconducteur Technologies
Développement de procédés Partenariat de développement: Avec STM, et Freescale Avec de “grands” fondeurs: SSMC, TSMC, … Leader dans les process QUBIC pour les applications RF. Méthodologies Prototypage rapide : vérification des systèmes plus rapide Standard Design : Afin de faciliter la réutilisation des IPs Recherche et Innovation Développement de systèmes et nouvelles solutions Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Introduction – NXP à Caen

NXP Semiconducteur à Caen
Environ 1000 personnes 600 ingénieurs et cadres Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

NXP Semiconducteur à Caen Les Business Lines (BLs)
Le but est de proposer des solutions système aux clients et d’en assurer le développement-marketing et la mise en production. Les compétences sont Conception de circuits analogiques Conception de systèmes numériques (développement des circuits, du logiciel embarqué et de l’application) Marketing Industrialisation et suivi de production Les domaines d’activités sont Tuners analogiques et numériques (cable-terrestre-Satellite) Fonctions RF pour les applications mobiles (3GSM, CDMA, Dect, blue tooth) Convertisseurs A/N Accès conditionnel (smart card) Fonctions numériques d’imagerie (JPEG) Communication numérique Décodeur-encodeur MPEG2 pour la TV numérique Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Introduction – But de la Présentation

Objectifs de la présentation
Cette présentation décrit la réalisation de la partie physique d’un circuit (aussi appelé Back end) en s’appuyant sur la revue des contraintes techniques et l’étude d’un cas réel. Description de l’environnement technique nécessaire à la réalisation d’un circuit. Description des différentes phases d’implémentation physique pour un circuit en technologie 0.09 microns Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Technologies Mises en Oeuvre
Introduction : Philips et objet du cours Constat : Une intégration toujours plus grande Conséquence : Les méthodes de conception, CoReUse Conséquence : S’affranchir des limites liées aux nouvelles technologies  Limites Physiques  Limites électriques  Contraintes mécaniques Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Intégration Toujours plus Grande…
Introduction : Philips et objet du cours Constat : Une intégration toujours plus grande Conséquence : Les méthodes de conception, CoReUse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies  Limites Physiques  Limites électriques Exemple concret d’implémentation  Contraintes mécaniques Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Intégration Toujours plus Grande… L’histoire
Un peu d’histoire sur la densité d’intégration small scale integration => ultra large scale integration SSI MSI LSI VLSI ULSI portes/puce Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Intégration Toujours plus Grande… Le futur (?)
Prévoir le futur en terme d’intégration la loi de Moore: d ’après Gordon Moore, chaque puce est approximativement deux fois plus puissante que la précédente et son délai de développement varie entre 18 et 24 mois (1965 !) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Intégration Toujours plus Grande… Les technologies
Les différents types de technologie Le MOS est prépondérant dans l’industrie du semiconducteur Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Intégration Toujours plus Grande… Conséquences
Utiliser des méthodes de conception et d’implémentation appropriées pour faire face à la complexité des circuits (System On a Chip). S’affranchir des nouvelles limites techniques qui se présentent pour chaque nouvelle technologie. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de conception

Méthodes de Conception Introduction
L’amélioration de la productivité comparée à la loi de Moore. Le grand fossé : Il est de plus en plus complexe d’intégrer la complexité Design Productivity (20-25% CAGR) 0.35µ 0.25µ 0.18µ 0.15µ 0.12µ 0.1µ Log Scale Gates/cm 2 Moore’s Law (59% CAGR) Software Productivity (8-10% CAGR) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction
Il y a 10 ans, L’introduction des techniques de synthèse était la solution Maintenant, il est reconnu dans l’industrie que la ré-utilisation (ReUse) de la propriété intellectuelle est indispensable pour s’en sortir. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – Intellectual Property
Conception basée sur ‘Sea-of-IP’ : En dehors de NXP, le sujet est reconnu par de nombreuses compagnies : VSIA: Virtual Socket Interface Alliance : “Alliance of companies that recognized that no means existed to design larger and larger ICs that met the growing demand for more complex electric systems while at the same time less time was available to develop more reliable components and systems” VSIA is chartered to define, develop, authorize, test and promote open standards relating to: - data formats - test methodologies - interfaces About 225 companies (25% European) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Afin de s’assurer que les blocks s’intègre convenablement au niveau d’un circuit : Block 2 spec. Block 1 RTL Netlist Layout Chip integration (interconnect) Behavioural model Behavioural model RTL Netlist Layout Behavioural model CoReUse standards & constraints: - directory structure - views - naming conventions - bus/interface standards - clock strategy - ... RTL Netlist Layout Décomposition d’un projet : Packaging Integration : Packaging Integration Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Le flot de conception d’un ‘IP’ est divisé entre : Intégration: Consiste à intégrer le Core dans le système Packaging: Comprend la conception du Core et sa livraison avec un format donné Les IPs peuvent être définis à différents endroits (multi-site) Les IPs peuvent être conçus à des moment différents Le projet de développement du Core et du circuit peuvent être séparés : Certains IPs peuvent être utilisés : Comme variantes ou nouvelles versions dans un circuit Dans d’autres circuits Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction - Integration
Integrator/Packager Communication Core qualifier IP(x,y,z) Core Core packager SoC integrator IP provider Customise L’intégrateur de SOC : Définit les contraintes des Cores Commande les cores Les intègre dans le système Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction - CoReUse
Qu’est ce qu’un Core dans la terminologie CoReUse ? Définition d’un Core: C’est un bloc de propriété intellectuelle (Intellectual Property) Qui est packagé et qualifié selon les standards CoReUse Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse – les Cores
Soft RTL, Documentation, Synthesis et DfT scripts Firm Netlist, DfT implementation timing (placement) constraints Hard Layout, timing verified, LVS/DRC checked Solid Silicium de Test (test chip, FPLD) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse – les Cores
Integrator/Packager Communication Core qualifier Core Soft Core IP(x,y,z) Core packager SoC integrator IP provider Customise Firm Core Hard Core Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse – Firm Core
Firm core : Exemple un CPU livré avec une description de niveau porte Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse – Hard Core
Hard core : Exemple une RAM et un oscillateur (analogique) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse – Hard Core
Librairie de base : Standard cell Librairie de base :Pad (In line ou Staggered) IO Cell Height Hauteur de rangée De Standard cells Bond Pad Height w/spacing In Line Pad Pitch Staggered Pad Pitch Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse – Intégration
Pads E/S Hard core Analogique Soft core Graphique Firm core CPU Hard core Mémoires Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception Introduction – CoReUse en Backend
Les notions de ré-utilisation du travail existant en back-end se retrouvent à plusieurs niveaux A travers les notions de librairies pouvant être vue comme des briques élémentaires de conception. A travers les notions de blocs dur (hard core), mou (soft core) ou intermédiaire (firm core) pouvant être ré utilisés A travers l’organisation de la base de données. Les outils et fichiers utilisés se retrouvent dans l’organisation des répertoires de travail. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception CoReUse – Backend – Librairies
Les librairies sont des collections d’éléments de base pouvant être physiquement implémentés. Ces éléments doivent permettre d’assurer une implémentation efficace des fonctions en prenant en compte certains phénomènes physiques : Phénomènes d’Antennes (accumulation de charges sur les grilles de transistors lors des phases d’implantation ionique). Phénomènes de latch up. Phénomènes d’ESD (surtout au niveau des Pads). Electromigration Chaque élément de librairie doit fournir aux outils les informations provenant d’une caractérisation. Ceci pour permettre Les estimations de temps de propagation Les estimations de consommation Le placement et le routage (taille de cellule, blocages) Les simulations Les vérifications Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Une librairie contient des éléments technologiques communs à toutes les cellules Paramètres technologiques pour les extractions d’éléments parasites Règles d’implémentation physique = Design Rule (distance entre metaux par exemple). Des Tables de caractérisation des cellules en terme de temps de propagation, pentes, et consommation. Des tables de pondération (derating) pour tenir compte des des conditions d’utilisation Procédé : rapide – lent – typique Températures de fonctionnement (0-125 sur le cristal en consumer) Tensions de fonctionnement ( Volt en 0.12 micron consumer) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Eléments de librairies Standard cell : Un exemple de contenu => 1500 cellules Logiques : Des portes logiques (NAND, NOR) Des fonctions booléennes (combinaison de NAND, Nor) Des bascules et des latchs (faible consommation, tolérantes au skew, ou de taille minimale) Des fonctions arithmétiques Des auto-maintiens pour bus 3 états Des cellules delay, des buffers et inverseurs Multiplexeurs, demultiplexeurs ‘Switchs’ programmable par niveaux vias Liées aux contraintes back end : Cellules de remplissage (filler cell) Cellule de découplage Cellules de protection contre les effets d’antennes (à base de diodes). Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Méthodes de Conception CoReUse – Backend – Organisation
Base de données et fichiers normalisés pour les blocks et librairies Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Technologiques

la loi de (Arthur) Rock: le coût des immobilisations nécessaires à la fabrication des semi-conducteurs double tous les quatre ans Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Devant cela : A t’on le droit à l’erreur en conception ? Il y a une demande en outils de conception de plus en plus précis pour mieux analyser et contourner les limites. Notamment sur les aspects physiques (objet du cours) et fonctionnels. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites « lithographiques et technologiques » Limites « électriques » Limites thermiques ou mécaniques Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites physiques Les étapes de fabrication d’un circuit et les règles de conception Les limites lithographiques et l’OPC (optical proximity correction) Les règles de conception pour la ‘fabricabilité’ (Design For Manufacturability) Limites électriques Éléments parasites, temps de propagation et couplage capacitif L’EMC (electromagnetic compatibility) Consommation, chute de tension, électromigration et courants de fuite Divers : Phénomène d’antenne, SER, Electrons chauds Les décharges électrostatique (ESD) Le latch-up Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques Introduction : Philips et objet du cours
Constat : Une intégration toujours plus grande Conséquence : Les méthodes de conception, CoReUse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies  Limites Physiques  Limites électriques Exemple concret d’implémentation  Contraintes mécaniques Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication
Introduction : Philips et objet du cours Constat : Une intégration toujours plus grande Conséquence : Les méthodes de conception, CoReUse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies  Limites Physiques Les étapes de fabrication et les règles de conception Exemple concret d’implémentation Techniques de correction optique Règles pour la ‘fabricabilité’ (Design For Manufacturability) Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Zones d’Isolation
Litho & Etch Oxydation (SiO2) Définition des zones d’isolation (entre parties actives) : Oxydation (Si3N4) P- Substrate Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Isolation
Mise en place de l’isolation entre parties actives (STI = Shallow Trench Isolation) : Croissance thermique d’un oxyde puis dépôt de nitride. Dry Etching pour créer les puits. Dépôt par plasma d’un oxyde épais dans les puits planarisation par CMP (Chemical Mecanical Polishing) 300 à 500 nm P- Substrate Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Isolation
STI ( Shallow Trench Isolation) Top Corner Rounding Bottom Corner Rounding Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication N-Well et P-Well
Implantation des zones Nwell et Pwell (par épitaxie par exemple). Oxyde fin (quelques nanomètres). N-well P-well P- Substrate Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Finalisation des Transistors
Définition et ‘etching’ du poly silicium pour les bases des transistors Transistor N: Implantation des sources et drains n+ Transistor P : Implantation des sources et drains p+ N-well P-well P-substrate Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Contacts, Vias, Métal
P-substrate N-well P-well P-substrate N-well P-well Metal2 Metal1 Contacts Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

SiO2 PSG SiN L’utilisation du Cuivre à la place de l’aluminium : Réduit la résistivité du metal de 33%. Améliore les limites liées à l’électromigration Donne de meilleures performances par rapport aux effets d’antennes Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Metal 6 Metal 5 Metal 4 Metal 3 Metal 2 Metal 1 Contact Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Masques
Sur les technologies CMOS de 25 à 35 masques sont nécessaires Exemple : GDS2 : format de sortie d’un ‘design’, donne 25 niveaux. Physiquement : cela donnera 28 masques dans cet exemple. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Fabrication Design Rules
Les Designs rules : Elles traduisent les limites géométriques liées aux différentes étapes et aux outils de fabrication. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Correction Optique

Limites Physiques – Correction Optique Optical Proximity Correction (OPC)
Above wavelength Near wavelength Below wavelength g-line l=436nm i-line l=365nm DUV l=248nm 193 l=193nm 157 (VUV) l=157nm Stretching out wavelength Pulling in feature size Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

La longueur d’onde de la lumière est proche des dimensions à traiter lors des étapes de photolithographie. Il y a perte d’information durant le transfert du ‘pattern’ géométrique. 3 issues : Fin de ligne arrondi des coins Effet de proximité Ces effets sont supprimés par les techniques de correction optique (OPC) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Without OPC OPC Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Design for Manufacture

Le but de ces règles est de favoriser le rendement de production sur un produit donné. Le coût de fabrication d’un produit est lié au : Choix du process Surface du produit Durée du test Rendement de fabrication La DFM permet d’agir sur le rendement et améliore la fiabilité d’un produit. N = nombre de circuits par Wafer Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Point influents sur rendement d’un produit La densité de défauts d’un procédé de fabrication (D0) La fenêtre de fabrication. De laquelle sont déduites les contraintes de conception (Worst case conditions et Best case conditions) La surface du circuit Les marginalités du design : La DFM aide à minimiser les cas limites difficile à prendre en compte par le procédé de fabrication (même si autorisés par les règles de conception). Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Design for Manufacture Particules

Limites Physiques – Design for Manufacture Alignement
Exemple de mauvais alignement entre active et poly Une différence entre le drain et la source des transistors Problèmes d’appairage d’éléments critique pour l’analogique Les conditions de fonctionnement sont différentes pour chaque transistors. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Design for Manufacture Densité de Métal

Limites Physiques – Design for Manufacture Recommandations
Avoir des densités homogènes (métaux, active, poly) Élargir les fins de fils Écarter les fils Utiliser la redondance des contacts et vias Étendre le poly sur l’active Éviter de se positionner systématiquement sur les règles d’espacement minimales. Placer les dimensions critiques toujours dans la même orientation … Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Design for Manufacture Exemple d’Extension

Limites Physiques – Design for Manufacture Exemple “Enclosed Area”

Limites Physiques – Design for Manufacture Exemple “Wire Spreading”

Limites Physiques – Design for Manufacture Exemple “Density Gradient”

Limites Physiques – Design for Manufacture Exemple “Metal Extension”

Limites Physiques – Design for Manufacture Exemple “Vias/Contacts spreading”

Limites Electriques Introduction : Philips et objet du cours
Constat : Une intégration toujours plus grande Conséquence : Les méthodes de conception, CoReUse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies  Limites Physiques  Limites électriques Exemple concret d’implémentation  Contraintes mécaniques Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – Soft Error
Les Soft Error Rate Phénomènes d’antenne Introduction : Philips et objet du cours EMC (Electromagnetic compatibility) Constat : Une intégration toujours plus grande Les Courants de fuite La consommation avec chutes de tension Electromigration Bruit substrat Conséquence : Les méthodes de conception, CoReUse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies Les temps de propagation des signaux et le couplage capacitif entres signaux (cross talk)  Limites Physiques  Limites électriques Exemple concret d’implémentation Les ESD (electrostatic discharge) et le latch up. Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Soft Error Description
Une ‘Soft Error rate’ provient d’un élément extérieur au circuit capable d’altérer momentanément le fonctionnement par un changement d’état. Typiquement une particule alpha qui va charger un point mémoire et le faire changer d’état. Il n’y a pas destruction du circuit mais seulement altération du fonctionnement. Ce phénomène et de plus en plus marqué avec la réduction des dimensions. Prenons l’exemple d’un point mémoire : Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Soft Error Sources de SER
Les particules alpha : Les packages et les soudures contiennent des traces d’isotropes radioactifs capables de générer des particules alpha. Le nombre de particule alpha est très dépendant du type de package utilisé (et du plastique utilisé). Les rayons cosmiques haute énergie : Ces particules proviennent de rayonnement solaire ou de supernova par exemple. Contrairement aux particules alpha liées aux boîtiers, l’impact des rayons cosmique est très difficile à réduire car il faudrait une solide protection physique (mur de béton !). La seule alternative pour réduire l’effet des rayons est de le faire en jouant sur les paramètres du process ou par design. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – Soft Error Que faire ?
Pour nos tensions d’alimentation l’effet prédominant est lié aux particules alpha Afin de diminuer l’impact des SER il est possible de jouer sur le choix du plastique du boîtier Il est possible de rendre plus résistant les cellules mémoire. Il est aussi possible d’introduire de la correction d’erreur dans les mémoires. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – Antennes

Limites Physiques – Antennes Description
Avec les techniques de ‘plasma etching’ des particules chargées électriquement sont collectées sur les surfaces conductrices du wafer (poly silicium, métaux) lors de la fabrication. Il y a alors création de forts champs électriques pouvant dégrader les bases des transistors avec leurs oxydes fins (gate oxyde). Il s’agit du phénomène d’antenne. Afin d’éviter la dégradation des transistors, les librairies comportent des cellules de protection (diode pour la décharge). Nous utilisons aussi des techniques de routage permettant d’évacuer les charges par les niveaux métalliques supérieurs : lorsque le métal ajouté permet de relier la grille du transistor au drain ou à la source du transistor précedent, les charges accumulées sont évacuées par ce chemin. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – EMC

Limites Physiques – EMC Description
Durant son fonctionnement, un circuit génère des appels de courants, cela se traduit par des bruits d’alimentation susceptibles de perturber l’ensemble d’une application. Les appels de courant peuvent générer des perturbations électromagnétiques car Il y a de nombreux éléments qui se comportent comme des antennes : Les ‘Bond pads’ et les fils de connections au boîtier Le boîtier Le ‘board’ d’application (PCB). Un certain nombre de précautions sont prises afin de réduire les appels de courant dans un circuit, ce qui permet d’avoir de meilleures performances électromagnétiques ‘EMC’. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – EMC Exemple
Power pin Bruits liés à la commutation de la logique interne, cadencée sur des horloges bonding Supply pad One standard cell row Bruits liés à la commutation des entrées sorties du circuit Vss rail Vddrail Output pad output pin Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – EMC Commutation des IOs
Si tous les pads commutent en même temps d(Ivdde)/dt augmente L’idéal serait donc que chaque amplificateur de sortie ait sa propre paire d’alimentation, ce qui est irréaliste dans la majorité des cas. L’étude sera de calculer le nombre d’amplificateurs qu’on peut mettre pour une paire d’alimentation, pour que le pic de tension ne dépasse pas une certaine valeur qu’on jugera acceptable comme bruit, et cela par tout type d’amplificateurs. Règles pour minimiser le bruit dans les alimentations : Séparation des alimentations entre le corps et les amplificateurs de sortie : Ceci évite de trop perturber le cœur du circuit ou les parties analogiques. Limiter le nombre d’amplificateurs de sortie par paire de vdde/vsse Introduction du “SSO” Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – EMC Commutation des IOs – exemple
Estimation du bruit pour un circuit : Simulation pour référence Modélisation des pads de sortie avec le boîtier et estimation du courant d’alimentation. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – EMC Commutation des IOs – exemple
Programme matlab pour dimensionner le nombre d’alimentations dédiées à chaque sortie pour une sur oscillation donnée. Note : L’électromigration doit aussi être prise en compte. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – EMC Cellules Internes
Modélisation d’une porte Bruits liés à la commutation interne dans un circuit : 2 cas sont considérés dans la modélisation : Appel de courant lors de la commutation d’une porte Cet appel est à pondérer par le facteur d’activité de la porte une valeur standard est de 30%. Appel de courant lors de la commutation d’une bascule Partie horloge : Le facteur d’activité est de 100% Partie chemin de donnée : Le facteur d’activité moyen est de 30% Un programme donne la capacité de découplage optimale pour une sur oscillation donnée sur les alimentations. Une capacité de découplage est une capacité présentée entre l’alimentation Vdd et Vss d’une rangée de standard cells. Cd Cl Lneq Hneq Wneq Rout Modélisation d’une porte avec capacité de découplage Cd Cl Ce V(t) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Physiques – EMC Cellules Internes
Les bruits de commutation déterminent la longueur des rangées de cellules standard. la résistivité ne doit pas amener une constante de temps trop importante dans la charge-décharge des cellules de découplage vers les cellules standard. Un cas moyen avec 20% de découplage est estimé pour dimensionner W track et W row. Wrow Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Leakage
Les Soft Error Rate Phénomènes d’antenne Introduction : Philips et objet du cours EMC (Electromagnetic compatibility) Constat : Une intégration toujours plus grande Les Courants de fuite La consommation avec chutes de tension Electromigration Bruit substrat Conséquence : Les méthodes de conception, core reuse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies Les temps de propagation des signaux et le couplage capacitif entres signaux (cross talk)  Limites Physiques  Limites électriques Exemple concret d’implémentation Les ESD (electrostatic discharge) et le latch up. Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – Leakage
Vdd = 1 Leakage current off Un courant de fuite passe à travers un transistor dont le canal est fermé L’importance de la fuite depend des composants utilisés Taille des transistors utilisés (L,W) Differentes tension de seuil Vt Même en veille un circuit consomme à cause de ce courant de fuite ! 1 A Z on Gnd = 0 Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Leakage

Limites Électriques – Power

Limites Electriques - Power
Lors d’un changement d’état de la grille, les 2 transistors sont entre-ouverts. L’un se ferme et l’autre s’ouvre : un courant les traverse, le courant interne La valeur du courant dépend de la pente du signal d’entrée et de la capacité de sortie (et des caractéristiques des transistors utilisés) Vdd = 1 Gnd = 0 1 A Z On/off Courant interne Courant de transition Vdd = 1 Gnd = 0 1 A Z off on Courant de transition Courant de fuite Lorsque les 2 transistors ont terminé leur transition, il reste un courant qui charge le signal de sortie, le courant de transition La valeur du courant dépend en grande partie du réseau RC à charger Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Power
La consommation d’un circuit peut devenir une limitation Elle détermine le choix du boîtier et la température de fonctionnement d’un circuit. Pour les produits grand public: entre 0 et 70 degrés (air ambiant) Elle détermine les flux de courant moyen et par conséquent le dimensionnement des alimentations pour prendre en compte l’électromigration et les chutes de potentiel. Evaluation de la consommation d’un circuit : Nous avons 2 méthodes d’évaluation de la consommation d’un circuit. L’une prédictive et globale : Elle est basée sur la consommation moyenne par porte dans un circuit avec un coefficient d’activité appliqué à chacune des fonctions. En première approximation la consommation est proportionnelle à : C * V² * F l’autre analytique : Elle est basée sur des résultats de simulations. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Power Méthode Globale

Limites Électriques – Power Méthode Analytique
Une simulation est effectuée sur le circuit avec la ‘netlist’ niveau ‘portes’: Elle donne un fichier d’activité par nœuds (vcd , saif). Il y a aussi la possibilité sans simulation de faire une analyse statistique. L’outil permet de calculer en fonction du layout le courant et la consommation moyen – instantané – par nœuds. Il est aussi possible d’avoir une cartographie. Les chutes de tensions sont aussi disponibles. Les outils utilisés sont Voltage Storm (Cadence) ou RedHawk (Apache), une bonne corrélation est notée avec les mesures. Sur des circuits numériques avec beaucoup de ‘standard cells’, les horloges contribuent pour plus de 70% dans la consommation totale du circuit. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Le courant moyen est calculé sur chaque cellule (leakage+internal+switching) en utilisant powermeter(Voltage Storm) : courant total = somme des courants des cellules Le réseau d’alimentation est extrait en un réseau de résistances avec Voltage Storm. Le calcul de chute de potentiel est fait sur chaque cellule (réseaux gnd et vdd) en utilsant les réseau de résistances et un modèle de source de courant pour chaque cellule en utilisant la formule U=RI switch current time Mean current per cell Same area Courant sur une cellule Total current(leak+internal+switch) ? I1 I2 I3 I4 gnd vdd Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Le dimensionnement des alimentations doit prendre en compte les chutes de tensions. Les circuits grand public sont spécifiés pour travailler dans des Bornes Vdd +/-10%. Typiquement une chute de tension interne inférieure à 50 mV est demandée pour un circuit en technologie C090 (Vdd=1.2 Volt). Ce delta Vdd se décompose en : Chutes dans le PCB (application), le package du CI, les IOs Chutes dans les grilles d’alimentations Chutes dans les rangées de standard cells Le dimensionnement de la grille d’alimentation est faite à l’aide de VoltageStorm ou d’un outil interne. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Voltage drop Courant Violations d’électromigrations I max = 2ma / microns de largeur Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling

flip flop 1 flip flop 2 D Q CP D Q CP data logic logic logic clock 1 cycle = 1 clock period clock CP->Q CP->Q D1 Q1 Logic delay Logic delay D2 Q2 Design synchrone : la logique entre 2 bascules doit opérer en moins d’un cycle ! Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Delay (A falling to Z rising) Input slew Output slew Tous les delais entre entrées et sorties sont mesurés (simulés) pour chaque cellule et décrits dans un fichier : le fichier .lib (synopsys) Décrit tous les chemins possibles entre toutes les entrées et toutes les sorties Les délais sont fournis sous forme de matrice : dépendent de la pente du signal d’entrée et de la capacité du signal de sortie Les pentes de sortie sont fournies sous forme de matrice : dépendent de la pente du signal d’entrée et de la capacité du signal de sortie Input slew Delay (A rising to Z falling) Output slew A Z Output load lu_table_template( del_0_100 ) { variable_1 : input_net_transition; /* DTRAN */ index_1( "0.006, 0.06, 0.12, 0.24, 0.6" ); variable_2 : total_output_net_capacitance; /* OLOAD */ index_2( "0.001, , , 0.04, 0.1" ); } cell_rise( del_0_100 ) { values( " , , , , ", \ " , , , , ", \ " , , , , ", \ " , , , , ", \ " , , , , " ); rise_transition( del_0_100 ) { values( " , , , , ", \ " , , , , ", \ " , , , , ", \ " , , , , ", \ " , , , , " ); Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Les connexions métalliques sont équivalentes à des réseaux RC (voire RLC à haute fréquence) Les RC parasites sont extraits du circuit routé (y compris les capacités de couplage entre fils) dans un fichier de parasites : le fichier spef Dans le logiciel de placement/routage à l’aide de captables (précaracterisation des capacités) Pour l’analyse finale avec une extraction précise Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – Timing et Coupling

Data_in D Q CP Data_out La bascule est un composant à mémoire Elle garde sa valeur entre 2 front montants d’horloge Mais elle n’a pas un comportement idéal Il y a un certain temps autour du front montant d’horloge pendant laquelle la donnée d’entrée doit être stable : la fenètre de métastabilité Un changement d’état de la valeur d’entrée durant cette fenètre donne un résultat indefini ! La partie de la fenètre avant le front montant d’horloge est appelée le temps de setup La partie de la fenètre après le front montant d’horloge est appelée le temps de hold Il y aussi un délai entre le front montant de l’horloge et la présence de la donnée sur la sortie, le CP to Q Clock setup hold Metastability window CP D Don’t care Don’t care Stable CPtoQ Memorized data Q Normal behaviour setup hold Metastability window CP D CPtoQ Q Metastability problem Unstable Undefined data Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

D Q CP data logic flip flop 1 flip flop 2 clock D1 Q1 D2 Q2 CP->Q ff metastability window : input data must be stable T Ff setup time Ff hold time logic path logic Logic delay too long logic path ? logic Logic delay too long logic path logic Logic delay TCP->Q + TLOGIC < TCYCLE – TSETUP Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

TCP->Q + TLOGIC < TCYCLE – TSETUP Corriger une violation de setup Réduire TSETUP : cellule différente Action limitée Réduire TCP->Q : cellule differente Augmenter TCYCLE Réduction des performances Réduire TLOGIC En changeant la force des cellules => pentes courtes => delais courts En rapprochant les cellules En restructurant la logique (differents types de cellule mais mêmes équations entre bascules) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

clock Clock CP2 D2 Clock CP1 Q2 data D1 Q1 D Q CP flip flop 1 flip flop 2 CP->Q Clock skew RC network logic Logic delay FF setup time FF hold time logic Logic delay FF setup time Too early FF hold time logic Logic delay FF setup time Too early FF hold time ? TCP->Q + TLOGIC > TCP2-CP1 + THOLD Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

TCP->Q + TLOGIC > TCP2-CP1 + THOLD Corriger une violation de hold Réduire THOLD : cellule différent Action limitée Réduire TCP->Q : cellule différente Réduire TCP2-CP1 En construisant un arbre d’horloge Augmenter TLOGIC En changeant la force des cellules => longues pentes => longs délais En écartant les cellules les unes des autres En ajoutant des buffers ou des cellules de délai Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Dans les technologies modernes, les temps de propagation des signaux dépendent pour 30% des temps de propagation dans les cellules et pour le reste des temps de propagation dans le routage. Avec la réduction des dimensions les contacts sont de plus en plus résistifs Avec la réduction des dimensions les fils sont de plus en plus étroits, hauts et proches. Cela ce traduit par des capacités de couplage dont l’influence est de plus en plus marquée. Comme décrit dans la section liée aux librairies, les outils d’analyse et d’extraction sont de plus en plus fins. Le but est double : Vérifier les timings pour le setup et le hold ainsi que les contraintes sur les entrées sorties . Cette phase de vérification est appelée analyse statique des ‘timings’ (STA). Pour l’analyse finale (précise) on parle de signoff. Optimiser le placement et faire une re-synthèse basée sur le placement et un reroutage rapide si nécessaire. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Exemple d’Analyse
Une violation de 0.272ns sur le temps de pré-positionnement setup attendu. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – Timing et Coupling – Off Chip Variation
Faire des circuits en fonderie n’est pas une science exacte : On observe des variations de paramètres (largeur, diffusion…) entre les circuits En numérique, le seul paramètre important est la variation du délai De plus chaque circuit peut opérer à differentes temperatures ou tensions d’alimentation : impact sur les délais Tension élevée = délais courts Temperature basse = délais courts Au premier ordre on considère que chaque circuit opère à un PVT donné (le même pour tout le circuit) Les PVT avec les délais les plus courts, les plus longs ou les delais moyens sont appelés les PVT corner : Best Case, Typical Case et Worst Case Pour avoir le maximum de circuits bons, nous devons nous assurer qu’ils fonctionnent entre les corners BC et WC PVT (delays) Number of chips BC Corner WC Corner TYP Corner Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Electriques – Timing et Coupling – On Chip Variation
En fait, le process n’est pas uniforme, même à l’interieur d’un circuit Et c’est d’autant plus vrai qu’on diminue les dimensions critiques 2 composants/métaux identiques meuvent avoir des comportements differents (delais, pentes) Des differences systématiques dues aux instruments des fonderie (optique…) Plus de differences pour des composants plus éloignés : possible de le gerer dans les outils (LOCV) Des differences aléatoires dues aux dépots de particules lors de la fabrication Peut apparaitre sur n’importe quel composant mais statistiquement il y a peu de chance que ça arrive sur plusieurs composants du même chemin. Il faut rajouter des marges de timing supplémentaires pour tenir compte de la variabilité qui n’a pas été prise en compte dans l’analyse : OCV C090 Crolles2 Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Le Crosstalk
transition Agresseur C couplage 2 types de problèmes fonctionnels peuvent apparaître: introduction d’un ‘glitch’ sur un état ou d’un ‘delay’ sur une transition. Bruit injecté ? Victime Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Le Crosstalk – Glitch
Lors d’une transition sur l’agresseur, le glitch transmis par la capacité de couplage peut être d’une amplitude suffisamment importante pour provoquer une changement d’ état non voulu de la cellule réceptrice victime.  VTH VL to VH VL VH VH to VL VTL Agresseur Victime Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Le Crosstalk – Delay Impact
VTH VL to VH VL to VH VH to VL VTL Agresseur Victime VTH VL to VH VH to VL VH to VL VTL Lorsque victime et agresseur(s) changent d’état en même temps; si les fronts sont identiques, le signal victime est accéléré; si les fronts sont opposés, le signal victime est retardé. ± Delay Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Le Crosstalk – Outil et Analyse
Outil : CeltIC de Cadence™ Pendant l’extraction des R,C des fils, un fichier contenant toutes les capacités de couplage du ‘design’ est généré et sert d’entrée à CeltIC en plus des informations de ‘timing’ et des paramètres technologiques. Critère permettant de définir s’il y a violation de crosstalk: Sensibilité (capacité de la cellule à propager le bruit en entrée). Si la sensibilité de la cellule réceptrice est supérieure à 1, il y a intensification du bruit. 0.5 1 robuste violation marginal Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Le Crosstalk – Outil et Analyse
Toute sensibilité supérieure à 1 n’est pas systématiquement synonyme de violation Une cellule de logique combinatoire se comporte comme un filtre passe-bas et le bruit propagé peut ne pas avoir un large pic. Cellules critiques: de type ‘latch’ (flip-flops, registres). CeltIC peut ignorer les violations de sensibilité sur de la logique et propager le bruit, pouvant se combiner aux bruits de chaque fil, jusqu’à un latch. Agresseur Log Victime d q ? clk Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – Timing et Coupling Le Crosstalk – Correction
Possibilité de router en spécifiant une distance maximale sur laquelle 2 fils peuvent être parallèles. Changer de niveau de métal le fil victime ou le re-router.(1) Rehausser la force du ‘driver’ victime.(2) Insérer un ‘buffer’ sur le fil victime pour réduire le couplage.(3) Blinder le fil victime par GND (4) Gnd! Gnd! Mn Agresseur layer Mn Z Victime layer Mn Mn±1 A Mn X0.5 X1 (1) (2) (3) (4) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up

Limites Électriques – ESD & Latch-up Porteurs Chauds
Effet cumulatif causé par des champs électriques importants. Cet effet change la distribution de charge sur le drain du transistor affecté, les caractéristiques changent aussi. C’est l’une des raisons pour laquelle les tensions de fonctionnement diminuent avec la réduction des technologies. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD
+ - C Frottement & Arrachement Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD
ESD – HUMAN MODEL ESD - MACHINE MODEL + q ou - q MACHINE + q or - q Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD – Human Model
Classe : à 250V Classe 1a : à 500V Classe 1b : à 1000V Classe 1c : 1000 à 2000V Classe : 2000 à 4000V Classe : > ou = 4000V L Ityp ~1.2 à 1.5A (pour 2000V) R 7.5 nH 1500 W C 100pF Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD – Machine Model
Forme d ’onde Classe 1 : à 200V Classe 2 : à 400V Classe 3 : > ou = 400V L Ityp ~2.8 à 3.8A (pour 200V) R 0.5µH 10 W C 200pF Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD protection (ideal)

Limites Électriques – ESD & Latch-up ESD protection
Le premier étage composé de D3 et T1-R1 protége le circuit contre les amplitudes de tension excessives (positive et négative) La résistance R et la capacité du nœud N2 forment un filtre passe bas contre les parasites HF (spike). R sert par ailleurs de limiteur de courant Les diodes D1 et D2 forment une deuxième barrière avec des diodes de ‘clamp’. Input logic R D3 T1 R1 D1 D2 Entrée Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD Exemple
PAD Zoom Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up ESD Exemple

Limites Électriques – ESD & Latch-up Latch-up
Une structure parasite PNP et NPN (thyristor) devient conductrice si A devient suffisamment positif ou si B devient suffisamment faible par rapport à Vdd. Cette conduction conduit à un court circuit pouvant être destructif. Solution : S’assurer que la résistance de Nwell et Pwell est suffisamment faible afin de limiter les tensions sur les points A et B. P-substrate N-well P-well P+ N+ Vdd gnd A B Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Limites Électriques – ESD & Latch-up Latch-up
Technologique : S’assurer que la résistance de Nwell et Pwell est suffisamment faible afin de limiter les tensions sur les points A et B. Conception : Dans les librairies, s’assurer qu’il y a suffisamment de prises substrats connectées au VSS (pour le point B) et prises Pwell connectés au VSS (pour le point A). Conception : Pour les cellules avec de fort ‘drive’, le PMOS et le NMOS doivent être à une distance suffisante. Des anneaux de gardes diminuent le risque Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Contraintes Mécaniques
Introduction : Philips et objet du cours Constat : Une intégration toujours plus grande Conséquence : Les méthodes de conception, core reuse Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Conséquence : S’affranchir des limites liées aux nouvelles technologies  Limites Physiques  Limites électriques Exemple concret d’implémentation  Contraintes mécaniques Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Contraintes Mécaniques Exemples
En dilatation thermique entre le boîtier et le silicium. Le choix des matériaux des boîtiers et de la colle est important surtout pour les circuits ayant de grandes dimensions (supérieur à 1 cm2) En contrainte de ‘bonding’ Choix des matériaux Angles du fil de bonding entre le boîtier et le silicium Longueur du fils de bonding Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple d’Implémentation
Introduction : Philips et objet du cours Organisation d’un projet (pour l’implementation) Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Etude Flot de conception du top Flot de conception des macro blocs Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple d’Implémentation – Organisation

Exemple Concret – Organisation Cas Ideal
IC Top level preparation Lib, partitioning, pinning, electrical evaluations, Abstract of super macro blocks Top level Place and Route, preparation of timing analysis IC Top level verification EMC, LVS, DRC, Static analysis Block level Super macro block PKS + place and route + LVS/DRC and timing check Clock block P&R + aligment Complex Super macro block (Logic Bist or Emperor) GDS2 release Netlist freeze Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Organisation Cas Réel
alpha release run Final run Shortest time RTL freeze alpha release GDS2 alpha rel Netlist Freeze GDS2 final release See previous sheet IC Top level preparation Top level IC Top level verification Block level Clock block Complex Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Organisation Correction Métal
Block level or top level Route + LVS/DRC and timing check Metal fix feasability IC Top level verification Netlist update GDS2 release Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple d’Implémentation – Étude
Introduction : Philips et objet du cours Organisation d’un projet (pour l’implementation) Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Étude Flot de conception du top Flot de conception des macro blocs Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Étude
Technologie : en fonction de la maturité du process, du coût de celui ci, de la surface estimée du circuit et du nombre d’entrée sorties estimées Stratégie d’implémentation Pour les alimentations : dimensionnement, grille ou plan de masse, chutes de potentiel Pour les horloges : équilibrage au top ou dans les blocs, définition des skews acceptables et de l’utilisation de PLLs ou d’aligneurs Le partitionnement logique du circuit ( ‘feedthru’, Re partitionning …) Stratégie d’implémentation par rapport à l’EMC, l’electromigration, les antennes) Définition de la stratégie et du flot d’implémentation et de vérification pour le placement routage EMC, Electromogration, crosstalk Stratégie DFM Choix des librairies et des hard/firm/soft blocs en fonction des contraintes de consommation/fuite, fréquence, alimentation … Choix des outils qualifiés Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple d’Implémentation – Top Level

Exemple Concret – Top Size estimation Floorplanning Pad Ring
Package Pinning Routing Top netlist and partitionning Chip finishing Parasitic extraction, Static Timing Analysis Physical verifications (LVS, DRC) Physical verifications (LVS, DRC) From Front-end + DFT Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top clock_tcb gfx_vd_spi_shell aligner
aud_vmsp_shell clock_tcb gfx_vd_spi_shell mmi_fpi_shell aligner Front-end Blocks Back-end Macro Blocks Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Package Pinning Routing Top netlist and partitionning Chip finishing Parasitic extraction, Static Timing Analysis Physical verifications (LVS, DRC) Physical verifications (LVS, DRC) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Size Estimation
Standard cell size estimation based on synthesis reports Memory size estimation based on abstract size Analogue block estimation based on abstract size Total chip size includes top power ring, pads, seal ring + saw line Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Package Pinning
MOJO Spec Package type (QFP208) Pin list Power estimate Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Package Bonding
Pads to be bonded in the package (QFP208) Package (QFP208) fingers Bonding wires Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Partitioning
D’une description logique A physique En considérant les contraintes de timing, de routage, et en minimisant les tailles des bus de communication Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Physical Prototyping
Afin d’effectuer le bon partitionnement d’un circuit et en y associant le floorplan optimum, une méthode de prototypage physique est utilisée. Elle consiste à prendre une netlist représentative du circuit faire des essais de partitions Mener un flot rapide (de prototypage) permettant de définir le floorplan et estimer les timing du circuit. Les résultats sont grossiers mais suffisant pour valider les choix L’outil repartitionne les netlists physiques et insère les ‘feed-thrus’ si nécessaire. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Package Pinning Routing Top netlist Chip finishing Parasitic extraction, Static Timing Analysis Physical verifications (LVS, DRC) Physical verifications (LVS, DRC) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Floorplanning
Core size estimation DACs Macro Blocks + Dacs DACs Taille du Core Note : Cette étape peut être couverte en même temps que le partitioning avec le ‘physical prototyping’ utilisant first encounter Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Floorplanning
Macro Block pins placement Addition of the pad ring DACs Supply of the chip: Metal 5 + Metal 6 Note : Cette étape peut être couverte en même temps que le partitioning avec le ‘physical prototyping’ utilisant first encounter Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Routing
Slow PI, DTL, Clocks SDRAM I/F DACs MIU I/F Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top Chip Finishing
Tiling fffffff fffffff Identification Patterns Saw line Seal ring Rxxx1t Crystal Name: Philips Corporate Name: Philips Rxxx1t Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Top L’ensemble des étapes est ‘scripté’ afin de pouvoir répéter rapidement le flot en cas de changement de spécification ou en cas de correction de bug. Les scripts sont fait à partir de ‘makefile’. Ainsi les étapes du flot sont reprises uniquement à partir de la modification. Ceci permet d’optimiser les temps d’exécution et évite d’oublier une mise à jour de la base de données. Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple d’Implémentation – Block Level

Exemple Concret – Block
Macro block shape FLOORPLAN Top floorplanning PLACEMENT Pin position CLOCK TREES Macro block netlist SETUP OPT HOLD OPT Scan-chain flip-flop list TEST OPT GLOBAL ROUTE Timing constraints FINAL ROUTE From Front-end + DFT EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Floorplan
Macro block boundary Hard block location: Memories Analogue block (power on reset) Supply grid: Vertical: Metal 5 Horizontal: Metal 6 Row area: standard cell zone Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Floorplan
Tool : Encounter Pins positions and Power Grid provided by top level Block backend designer is responsible for floorplan and power connection inside the block PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Placement
Abstract of a flip-flop: PLACEMENT vdd gnd vdd gnd vdd Description of rows: Flip of the cell to fit the supply rows gnd Metal 1 pins Metal 1 blockages Placement of standard cells on a grid Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Placement is based on connectivity of nets PLACEMENT Timing constraints are used for timing driven placement Result after placement in the macro block The scan chains are reordered to minimise the routing length Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

FLOORPLAN Tool : Encounter Timing Driven Placement Take account of timing constraints and routability PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Clock Tree
Clock propagation time to two flip-flops could be different of several ns due to great net load and routing differences: Clock path (in red) blue path is longer than red one Clock pin CLOCK TREES We have to insert inverters to balance the different paths Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Clock Tree
Inverters insertion CLOCK TREES The goal is to have a skew between timing paths of 200 ps max in each macro block and for each clock Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple concret – Block Clock Tree
D Q CP Root pin Through pin Leaf pins Max skew Max slew Excluded pin (skew don’t care cells) Small skew ~200ps target Short transition times Reduce hold and slew problems but : - Need additional area - High current peak on supplies during the skew time - Can be complex to define : - parts of trees common to different clocks - clock divisions - gated clocks, reconvergent clocks… Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Post CTS Constraints
Tool: Encounter + TCL scripting Automated constraints changes inside Encounter to take account of clock trees depths in future optimizations Added common clock tree depth to input delay Removed common clock tree depth to external delay Macroblock Designed Same depth on all clocks Same mean depth line Added insertion delay on clock to get the same mean depth on all clocks Time = 0 Clock tree depth in block CLK3 CLK1 CLK2 CLK4 Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Setup Correction
Faster logic glue (bigger drives => smaller slews => reduced delays) Slow logic glue D1 Q1 D2 Q2 CP CP Slack>0 Violation max logic delay Max logic delay Tsetup SETUP OPT Clock Previous data Data Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Setup Correction
FLOORPLAN Tool: Encounter Automated constraints update Balance clock trees depths Redefine IO constraints Real skew used on same clock paths Same mean clock depth + uncertainty margin on different clock paths (due to skew in top level alignement) PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Hold Correction
CP D1 D2 Q1 Q2 Clock Early_clk Late_clk (buffer or delay line) Clocktree Slack>0 Skew D2 Data Thold Early_clk Violation Q1 Data Data Late_clk Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Hold Correction
FLOORPLAN Tool: Encounter Best Case Libraries Automated constraints update Balance clock trees depths Redefine IO constraints Real skew used on same clock paths Same mean clock depth + uncertainty margin on different clock paths (due to skew in top level alignement) PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Test Correction
FLOORPLAN Tool: Encounter Best Case Libraries Automated constraints update Redefine clock frequencies to 1 unique test frequency Balance clock trees depths Redefine IO constraints Remove all falsepaths/multicycle… Real skew used on same clock paths Same mean clock depth + uncertainty margin on different clock paths (due to skew in top level alignement) PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Antenna prevention
FLOORPLAN Tool: Encounter Antenna diodes insertion on input gates Then design is filled with decap/filler cells (holes between standard cells) PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Global Routing
FLOORPLAN Global routing : generates a fast routing estimate Tool: Nanoroute Timing Driven Global Routing PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Final Route
Metal 6 CMOS12, processed in Crolles Metal 5 Metal 4 Metal 3 Vias Metal 2 Metal 1 Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Metal layers: Metal 1 Metal 2 Metal 3 Metal 4 Metal 5 Metal 6 Vias Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

FLOORPLAN Tool: Nanoroute With antenna fixing by routing (no cell adding) Start by routing clocks Then other signals routing Automatic incremental corrections until 0 violations Via doubling (& DfM aware) PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Extraction
Wire physical extraction Parasitic capacitors Routing resistors EXTRACTION Collected in a spef file Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Extraction
FLOORPLAN Tool: QRC spef detailed parasitics file export (for Static Timing Analysis) Cross Coupling parasitics included (for Crosstalk analysis) PLACEMENT CLOCK TREES SETUP OPT HOLD OPT TEST OPT GLOBAL ROUTE FINAL ROUTE EXTRACTION Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple concret – Block STA
Static Timing Analysis propagate all clocks and data delays through cells and wires Trace all possibilities (without taking account of functionality) Rising and falling edge Different paths through logic check all timing violations and report paths Setup, Hold on flipflops User constraints on input and output interfaces Gated clocks Max Slews / Load … D Q CP SETUP HOLD CHECKS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block STA
Tool: Primetime Multiple checks : Setup checks with Worst Case libraries with multiple RC corners Hold Checks with Best Case libraries with multiple RC corners Hold Checks in Test Mode with Best Case libraries with multiple RC corners Can includes : On Chip Variation Crosstalk incremental delays Voltage drop effects on cell delays GLOBAL ROUTE FINAL ROUTE EXTRACTION DELAY CALC STA CROSSTALK POWER FPROOF DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Crosstalk Analysis
Tool : CeltIC Glitch analysis :Induced voltage peak high enough to make gate switch Effect on timing (incremental delay file for Static Timing Analysis) Propagation through logic to flipflops/latches and check only on flipflops/latches GLOBAL ROUTE FINAL ROUTE EXTRACTION DELAY CALC STA CROSSTALK POWER FPROOF NO CHECK HERE CHECK HERE DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Power Analysis
Tool : Power analyser and Voltage storm Max voltage drop check Rail Analysis (current, electromigration, voltage drop) Macroblock Power Consumption Export voltage drop on all cells for use in Static Timing Analysis GLOBAL ROUTE FINAL ROUTE EXTRACTION DELAY CALC STA CROSSTALK POWER FPROOF DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block Formal Proof
Tool: Verplex Formal proof between starting (frontend) and final (routed) verilog netlist Check that functionality has not changed between registers (flipflops) Scanchains are not checked (because reordered during the flow) GLOBAL ROUTE Compare FINAL ROUTE EXTRACTION DELAY CALC STA CROSSTALK POWER FPROOF DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Physical Verifications
Tool: Calibre GDS2 exported from Encounter DRC Check Antenna Check LVS Check GLOBAL ROUTE FINAL ROUTE EXTRACTION DELAY CALC STA CROSSTALK POWER FPROOF DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block LVS
Layout (gds2 file) Verilog netlist (after BE) Layout extraction Netlist translation Transistor level netlist Transistor level netlist Comparison DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Exemple Concret – Block DRC
The goal is to check each physical layer rule For example: Width of metal wires Spacing between metal wires DRC / LVS Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Conclusion Introduction : Philips et objet du cours
Les technologies mises en œuvre et les contraintes qui en découlent pour l’implémentation Exemple concret d’implémentation Conclusion Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Conclusion De plus en plus de fonctions dans un même circuit Plus de bruit généré Une consommation plus élevée Des contraintes de timing de plus en plus complexes Des fréquences d’horloges de plus en plus élevée L’impact de l’inductance des fils ne sera plus negligeable Des dimensions de plus en plus petites Des composants plus sensibles au bruit Des courants de fuites de plus en plus grands Des règles physiques de plus en plus complexes (DfM, OPC…) Approche des dimensions atomiques Plus de variabilité Analyse de timing statistiques Les lois de la physique ne sont plus les mêmes ! L’implementation physique devient un challenge de plus en plus difficile à relever ! Mais une erreur d’implementation ou de vérification peut avoir un impact financier important (Coût des masques, Analyse et correction, Retard sur le marché) Cours d'Implémentation Physique de C.I. Numériques - February 15, 2008

Cours d'Implémentation Physique de C.I. Numériques -
February 15, 2008

Emmanuel GRENADOS December 15, 2009

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