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Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Intégration des Systèmes Notions de test et testabilité Michele Portolan Grenoble INP / TIMA.

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1 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Intégration des Systèmes Notions de test et testabilité Michele Portolan Grenoble INP / TIMA

2 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Pourquoi sintéresser au test ? 1. Fondamental pour la qualité 2. Une part croissante dans le développement 3. Une part croissante dans le coût de production Test & Measurement Europe – Dec/Jan 2002 TTM => "Time to market" … TTM => "Time to money" !

3 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Contenu et objectif o Objectif : introduction aux concepts de base liés au test de circuits numériques ("custom") o Notions générales et terminologie o Prise en compte dans le processus de conception/fabrication o Test fonctionnel / Test structurel (vecteurs, taux de couverture) o Approches de conception pour le test (niveau circuit) o Conception pour le test des équipements : norme "boundary scan" et utilisation en dehors du domaine du test dans les systèmes embarqués o Pratique : insertion de scan et génération de vecteurs pendant le projet

4 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE 1. Terminologie : défaut ou faute ? o Défaut uNiveau physique uExemples : connexion coupée, court-circuit d'oxyde, contact mal formé … o Faute uReprésentation des défauts au niveau logique (abstraction) uExemple : collage à 0 ou à 1 Faute permanente ou intermittente si modélisation d'un défaut Faute transitoire possible lorsque liée à l'environnement ou à l'intégrité du signal

5 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Terminologie : test ou vérification ? o Vérification/Validation u Recherche d'erreurs de conception u Phase de conception o Test u Recherche de défauts/fautes (dus à la fabrication, au vieillissement ou à l'environnement opérationnel) u Phase de fabrication ou phase opérationnelle/maintenance u Conception supposée validée Enseignement focalisé sur les concepts et techniques du test

6 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Terminologie : test ou diagnostic ? o Test u Détection globale de la présence de défauts/fautes u Identification des circuits bons (go/no go) o Diagnostic u Détection individuelle et localisation des défauts/fautes u Permet réparation ou correction de conception Enseignement limité aux concepts et techniques du test

7 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Terminologie : quel type de test ? o Test en ligne u Test effectué en parallèle de l'exécution de la fonction opérationnelle u Lié à la sûreté de fonctionnement u Vieillissement, effets parasites ( ex. SEUs radiations, particules) o Test hors ligne u Test effectué en dehors de l'exécution de la fonction opérationnelle u Eventuellement réalisé dans l'environnement opérationnel ("in situ") u Test de fin de fabrication (défauts) et de maintenance (vieillissement) Enseignement limité aux concepts et techniques du test hors ligne

8 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE 2. Des "masques" au circuit encapsulé Fabrication (process) Masques (CAO) Tranches achevées Distribution Découpe/ assemblage Masques physiques

9 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Le test en fabrication Fabrication (process) Contrôles visuels (options) Tranches achevées Test sous pointes

10 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Test sous pointes Photo : CNET Grenoble

11 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE - paramétrique - consommation - fonction (conditions nominales et limites) - performances dynamiques Le test en fabrication Fabrication (process) Contrôles visuels (options) Tranches achevées Test sous pointes Vieillissement accéléré Test en étuve (option) Distribution Découpe/ assemblage Test en boîtier - motifs de surveillance du process (caractérisation électrique) - circuits (courants de fuite, puis test fréquence faible, aux conditions d'environnement nominales)

12 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Flot de conception : préparation du test Spécifications "Système" et "haut niveau" Conception logique P&R Spécifications de test ("Boundary scan", fonctions de test, normes, taux de couverture, …) Contraintes de synthèse (insertion de scan, …) Macrocellules : BIST, … Génération de vecteurs, Contraintes sur les simulations Génération physique Compilateurs : BIST … Ré-organisation de scan, dimensionnement d'alimentations … Vecteurs des blocs Netlist circuit Vecteurs circuit Simulation de fautes Simulation orientée test Post- traitement Programme de test

13 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Passage simulation -> programme de test Résultat de simulation (fichier trace tabulaire statique) Description de brochage étendue (groupes de signaux) Traduction en commandes du testeur Nécessite de prendre en compte les limitations du testeur pendant la définition des simulations

14 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Caractéristiques majeures d'un testeur o Nombre de canaux, nombre de canaux bidirectionnels o Fréquence maximum et minimum o Profondeur mémoire par canal o Nombre d'alimentations et caractéristiques o Largeur d'impulsion minimum applicable sur les entrées o Largeur d'impulsion minimum détectable sur les sorties o Résolutions électrique et temporelle o Nombre de générateurs de phases (nombre de fronts disponibles => nombre de chronogrammes de référence) o Formats d'application des signaux o Formats de comparaison (type d'échantillonnage) o Types de mesures (fonctionnel, paramétrique, …) o …

15 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE STIL : Standard Test Interface Language o Norme IEEE 1450 : format de données commun pour faciliter le transfert de vecteurs de test entre ATPG, simulateur, BIST et testeur (ATE) uStandard pour tous les fournisseurs CAO / ATE – nouvelle forme de définition de chronogrammes (WaveformTables) uRéduction de la quantité de données ("gigabyte problem") : moyens de formatage efficaces + macros et procédures uLangage flexible pour répondre à des besoins variés uBonne prise en compte des besoins pour les approches scan (procédures pour protocoles de chargement/déchargement, représentation compacte en hexadécimal, possibilité d'annotations aidant au diagnostic, …) o Utilisation d'évènements (drive-up, drive-down, drive-on, drive-off, compare-high, compare-low, etc. …) pour la définition de chronogrammes, au lieu des formats fixes plus classiques (RZ, NRZ, …)

16 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Le test dans le flot de conception La testabilité doit être prise en compte lors de chaque étape de la conception (cahier des charges, architecture, conception logique, et même conception physique) Objectif pour le circuit final : séquence de test (ensemble de vecteurs) de longueur minimale pour une qualité de test donnée Ordre de grandeur typique : exécution < 1s

17 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE 3. Vecteurs de test : principe de base Circuit/ Système Entrées Primaires Sorties Primaires Vecteur de sortie Vs Vecteur d'entrée Ve Accessibles de l'extérieur Vecteur de test : V = (Ve,Vs) => diffère d'un stimulus de simulation classique Séquence de test : suite ordonnée ou non de vecteurs de test

18 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Détermination des vecteurs de test o Test fonctionnel uSemblable aux stimuli de validation de la conception (validation des fonctions), mais petit sous-ensemble "significatif" uGénéralement déterminé "manuellement" par le concepteur o Test structurel uLa conception doit être préalablement validée uFondé sur la structure au niveau portes (ou transistors) du circuit et sur la fonction de chaque élément de base, plutôt que sur la fonction globale uRecherche d'un taux de couverture, pour un modèle de fautes donné uGénéralement déterminé avec l'aide d'outils de CAO (ATPG)

19 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Effort pour la génération de vecteurs Effort doublé pour chaque génération de processeur [Intel]

20 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Test structurel Netlist (portes, transistors) Choix d'un modèle de fautes (abstraction au niveau logique/électrique des effets des défauts) Vecteurs fonctionnels Recherche d'une séquence (ordonnée/non ordonnée) minimale de vecteurs de test détectant les fautes considérées dans la structure spécifiée ( A utomatic) T est P attern G eneration Séquence de test Taux de couverture Liste de fautes indétectables Simulation de fautes

21 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Défauts/fautes … o Défauts aléatoires ponctuels o Perte de rendement systématique (marginalités) o Dispersions … Circuit ouvert Court- circuit

22 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Modèle des collages logiques ("stuck-at") Modèle le plus utilisé : collages simples au niveau portes a b s s-a-1 Vdd Reconnu pour modéliser ~70% des défauts réels en CMOS (cf. ITRS 1999) – Note : peu significatif pour les cellules avec structures 3 états Extensions : collages au niveau transistors, collages multiples

23 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Passage faute -> vecteur de test (principe) Cas d'un collage : a b s s-a-1 ? Algorithmes (minimisation du jeu de vecteurs) Problèmes de complexité (structure, nombre de portes et de chemins, séquentialité et rebouclages, …) 1. Justification : imposer un niveau bas Sensibilisation du chemin 3. Propagation de la faute 1 (0 si faute présente) Cohérence Justification/Propagation 1 V = 101

24 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Autres modèles de fautes o Modélisation incomplète par les collages des défauts physiques réels => autres modèles généraux et modèles spécifiques (macro-cellules denses : exemple des couplages entre cellules d'un plan mémoire) o Stuck-on, stuck-open => comportement séquentiel induit (mémorisation dynamique) o Court-circuits francs ou résistifs (shorts, bridges) o Fautes de retard (niveau portes ou chemins) o Couplages entre interconnexions (sub-micronique profond) o Analyse paramétrique (exemple du test de courant Iddq) uCourt-circuits au niveau des interconnexions uDéfauts d'oxyde de grille, court-circuits internes aux cellules, …

25 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Complémentarité des approches Test & Measurement Europe – Dec/Jan 2002 Résultats comparés : fautes détectées par - test fonctionnel, - test structurel (scan), - test des fautes de retard - test Iddq (intersections à visualiser sur une sphère) Note : <500 defect per million requis pour µP… Une couverture ~100% pour les collages simples est insuffisante pour un niveau correct en ppm (=> Iddq …)

26 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Exemple de faute non testable s-a-1 ?! Problème de redondance logique : a + a. b = a + b Assez facile à éliminer dans un bloc, beaucoup plus délicat dans un assemblage hiérarchique (optimisations souvent locales aux blocs)

27 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE 4. Notion de testabilité o "Aptitude d'un circuit ou d'un système à être testé" o Prend en compte : uLe taux de couverture (pour un modèle donné), uLe nombre total de vecteurs, uLe temps de génération du test, uLes moyens à mettre en oeuvre pour la génération, uLe temps de test sur ATE, uLes caractéristiques nécessaires pour l'ATE. o Concepts clés : uContrôlabilité des noeuds depuis les entrées primaires uObservabilité des noeuds depuis les sorties primaires

28 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Augmentation de la testabilité o Complexité croissante uTestabilité intrinsèque plus faible uRatio croissant entre le nombre de broches et le nombre de transistors intégrés => indispensable de lier conception et test => conception en vue du test o Objectif : augmenter la contrôlabilité et l'observabilité des noeuds internes uPouvoir les atteindre uLes atteindre le plus vite possible

29 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Conception pour la testabilité (DFT) o 2 niveaux d'application u Circuits u Cartes et systèmes o 2 grands types d'approches u Modification de la structure pour faciliter le test depuis l'extérieur u Ajout d'éléments dans le circuit ou la système pour permettre un auto-test o Principe de base : partitionnement

30 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Conception pour la testabilité : bilan Coûts o Temps de conception o Performances (perte potentielle) o Outils spécifiques o Matériel (surface silicium) Gains o Temps de génération du test o Accélération simulation de fautes o Complexité ATE o Temps d'application du test Production R&D + gains au niveau du test des équipements, + gains en maintenance et en qualité des tests, + diagnostic facilité, + restauration de l'adéquation entre les besoins et les possibilités des outils et des machines (CAO et ATE)

31 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE 5. Techniques de conception en vue du test o Techniques non structurées (ad-hoc) Ajout d'éléments "au coup par coup", sans stratégie d'ensemble => Plots de test internes (prototypes), multiplexeurs, … o Techniques structurées, voire systématiques Ajout d'éléments après définition d'un partitionnement et d'une stratégie globale –test parallèle (accès par multiplexages) –test sériel (registres à décalage) o Auto-tests (BIST) o Remarque : lien important entre les choix DFT et les possibilités du testeur disponible en production (échanges nécessaires entre l'ingénieur DFT et l'ingénieur de test – cf.

32 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Modification d'un point mémoire fonctionnel Ajout d'une entrée multiplexée : D Q ES D Q E S Ssérie Esérie Test Augmentation contrôlabilité et observabilité Augmentation de la surface et du chemin critique (charge en sortie + traversée du multiplexeur) Peut nécessiter un forçage de la sortie pendant le décalage Remarque : structures variées possibles avec des schémas d'horloge différents, notamment pour pouvoir commander par horloges les instants de positionnement et de capture pour le test des fautes de retard

33 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Implantation d'un "scanpath" (1) Circuit initial : DQ Logique combinatoire DQ H DQDQ …

34 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Implantation d'un "scanpath" (2) Circuit avec une seule chaîne série : DQ Test Logique combinatoire DQ H Esérie DQDQ Ssérie Remarque pour un circuit avec plusieurs domaines d'horloge : nécessité de séparer les chaînes des différents domaines ou de les synchroniser (exemple : ordonnancement du plus lent vers le plus rapide)

35 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Implantation d'un "scanpath" (3) Circuit avec N chaînes série (principe - N limité en pratique par l'ATE disponible) : DQ Test1 Logique combinatoire DQ H1 Esérie1 DQDQ SsérieN Ssérie1 TestN EsérieN HN

36 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Techniques structurées de test sériel o Ajout limité ou systématique d'entrées multiplexées aux éléments de mémorisation uutilisation de verrous (horloges biphasées) : LSSD uutilisation de bascules : "scanpath" ou "scan" o Inconvénients ulongueur du test (un vecteur N bits est lu ou écrit en N cycles d'horloge) uprofondeur mémoire par canal sur le testeur (au moins pour certaines E/S) uconsommation et risque de problèmes fonctionnels/électriques pendant les décalages (=> verrous en sortie …) o Avantages unombre de signaux de commande peu élevé (compromis possible avec la longueur du test) ucoût matériel plus faible que pour les techniques de test parallèle

37 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE "Full scan" vs. "Partial scan" o Approche "full scan" uModification systématique uCoût matériel "élevé" uImpact obligatoire sur le chemin critique o Approche "partial scan" uAlgorithmes de sélection des bascules à chaîner, en fonction des contraintes (coût, chemin critique, …) et de la structure du circuit (noeuds d'accès difficile) uPossibilité d'éviter un impact sur le chemin critique o Sélection par le concepteur uStructure pipeline "acceptable" (reste facilement testable) uPas de scan sur les éléments facilement accessibles fonctionnellement (exemple : banc de registres banalisés dans un processeur)

38 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Les auto-tests (BIST) o Eléments de commande du test (application des vecteurs et analyse des réponses) intégrés dans le circuit o Permet un test à fréquence réelle (détection des fautes de retard) o Deux familles d'auto-tests : uauto-tests pseudo-aléatoire uauto-tests déterministes o Nécessité d'éviter des circuits faussement déclarés "bons" ucodage des signaux d'erreurs (e.g. double rail) ulogique de test permettant de tester l'auto-test … ou conception assurant qu'une faute dans le BIST ne peut pas masquer une faute dans la logique fonctionnelle

39 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Auto-tests pseudo-aléatoires : principe MISR compacteur Sorties fonctionnelles Bloc sous test LFSR autonome Entrées fonctionnelles Signature

40 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Auto-test déterministe : cas des RAM Choix d'un modèle de fautes en fonction de la structure et implantation de l'algorithme de test correspondant : Comparateur Générateur d'adresses (compteur/ décompteur) adresse données commandes RAM 0 1 Test données fonctionnelles Contrôleur (séquencement des adresses et des données écrites et lues) adresse fonctionnelle Test Signal d'erreur (codage double rail) Pour algorithme de "marche" classique

41 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Test de cartes, MCM/SiP et systèmes o Complexité des techniques (circuits VLSI, densité d'interconnexion, montage en surface, multi-couches, circuits hybrides et MCM, …) => limitation de l'emploi des "planches à clous" o Utilisation de techniques semblables à celles employées pour les circuits o Besoin de standardisation des protocoles de test pour faciliter les tests d'entrée chez les équipementiers o Nécessaire aux différents niveaux hiérarchiques (circuits hybrides et MCM, cartes, systèmes, …) => travaux du JTAG (Joint Test Action Group)

42 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Propositions du JTAG o Faciliter le test et le diagnostic d'éléments numériques o Maîtriser et minimiser la complexité des testeurs de cartes o Ré-utiliser les test fonctionnels des circuits et les dispositifs de test intégrés pour le test in-situ o Approche de test sériel pour réduire le nombre de broches de test o Capacités minimum orientées vers le test de la carte (test externe) : présence et orientation des composants, interconnexions et soudures correctes Norme IEEE "Boundary Scan" (début 1990)

43 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Architecture niveau carte : principe Test Access Port

44 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Impact sur la conception des circuits Test Access Port

45 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Instructions "Boundary Scan" o EXTEST : test externe (interconnexions, composants non compatibles avec la norme) o BYPASS : réduction d e la longueur de la chaîne sérielle o SAMPLE/PRELOAD : échantillonnage et pré-chargement du registre de périphérie o INTEST : test interne (composants compatibles avec la norme) o RUNBIST : activation des dispositifs de test intégré o IDCODE : code d'identification du composant o USERCODE : code d'identification de la programmation o Instructions utilisateur o Instructions 2ème révision (CLAMP et HIGHZ pour éviter les contentions de bus en forçant un niveau sûr ou un état haute impédance sur les sorties, …)

46 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Le registre de périphérie "Boundary Scan" Cellule complète : Cellule "simple observation" : D Q Shift Capture entrée série de donnée Mode sortie parallèle de donnée verrou D Q Update sortie série de donnée entrée parallèle de donnée DQ Shift Capture entrée série de donnée sortie parallèle de donnée sortie série de donnée entrée parallèle de donnée

47 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Test externe d'une interconnexion : exemple C2 C3 C1 InstructionConfiguration BS EXTEST BYPASS Fonctionnel Verrou de sortie -> Extérieur Extérieur -> Bascule d'entrée TDI TDO Verrou de sortie -> Extérieur Extérieur -> Bascule d'entrée

48 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Test interne d'un circuit : exemple C2 C3 C1 InstructionConfiguration BS BYPASS INTEST BYPASS Fonctionnel Verrou d'entrée -> Coeur Coeur -> Bascule de sortie TDI TDO

49 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Le "Contrôleur du TAP" Moore, 16 états Initialisé par TRST Commandé par TMS Synchronisé sur front montant de TCK Commandes : registre d'instruction, sélection TDO, commandes globales TDR TEST-LOGIC-RESET RUN-TEST-IDLE SELECT-DR- SCAN 1 CAPTURE-DR 0 SHIFT-DR 0 0 EXIT1-DR 1 PAUSE-DR 0 0 EXIT2-DR 1 UPDATE-DR SELECT-IR- SCAN CAPTURE-IR 0 SHIFT-IR 0 0 EXIT1-IR 1 PAUSE-IR 0 0 EXIT2-IR 1 UPDATE-IR

50 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Test interne d'un circuit depuis la carte Insertion des registres scan internes des circuits dans la chaîne sérielle établie sur la carte Chaîne scan Chaîne scan Chaîne scan entrée série sortie série

51 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE Extensions basées sur le "Boundary Scan" o Contrôle du test interne (BIST, scan) par le TAP pour réduire la complexité des testeurs de circuits en production (peu de canaux nécessaires) o Utilisation de l'interface "Boundary Scan" pour la configuration des contenus mémoires (ex. Flash) de certains composants en fin de production (effectué avec le test : évite une étape supplémentaire en production) o Extension vers la programmation "dans le système" (ISP, ou "In-System Programming", devenu ISC ou " In-System Configuration") => normalisation IEEE 1532, incluant de nouveaux registres, de nouvelles instructions et l'extension du BSDL Permet notamment les modifications de fonctionnalité (ou corrections) à distance – Exemple : téléchargement d'un jeu sur un téléphone portable o Extension analogique / mixte : IEEE o Test de blocs embarqués (IP) : IEEE 1500 ("wrapper" et "Test Access Mechanism")

52 Intégration des SystèmesENSIMAG / Phelma 2A – Filière SLE - paramétrique - consommation - fonction (conditions nominales et limites) - performances dynamiques Le test en fabrication Fabrication (process) Contrôles visuels (options) Tranches achevées Test sous pointes Vieillissement accéléré Test en étuve (option) Distribution Découpe/ assemblage Test en boîtier - motifs de surveillance du process (caractérisation électrique) - circuits (courants de fuite, puis test fréquence faible, aux conditions d'environnement nominales)


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