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ENST Paris – COMELEC – Jean Provost

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Présentation au sujet: "ENST Paris – COMELEC – Jean Provost"— Transcription de la présentation:

1 ENST Paris – COMELEC – Jean Provost
MIEL – ETC - L1 Introduction, présentation et positionnement de la briquette. Rappels nécessaires vendredi 6 janvier 2006 ENST Paris – COMELEC – Jean Provost

2 plan La briquette MIEL Positionnement Rappels ENST Paris – MIEL – L1

3 MIEL : objectifs Présenter une filière technologique,
Découvrir l’encapsulation «packaging», Élaborer et utiliser des modèles (fonction, perf.), Découvrir la construction d’une bibliothèque de cellules pré-caractérisées: Assembler des transistors pour construire une cellule de traitement (analogique et numérique), Utiliser un simulateur logiciel du niveau électrique, Extraire les performances des cellules. ENST Paris – MIEL – L1

4 MIEL : les moyens (1) 30 TH (45 heures):
L = 9 TH CONF = 1 TH TD = 2 TH TP = 6 TH (A505) SP = 11 TH (A505) Éval. = 1 TH Enseignants (ENST Paris): Sylvain Guilley, Yves Mathieu, Jean François Naviner, Hervé Petit, Jean Provost. Conférencier: Michel Rivier (IBM France) ENST Paris – MIEL – L1

5 MIEL : les moyens (2) Outils logiciels
1 poste unix par étudiant (A505) Spice3f5 : université de Berkeley (libre et ouvert) Eldo : PTT-CNET  Anacad  Mentor Graphics (propriétaire) Site intranet : ENST Paris – MIEL – L1

6 MIEL : organisation 3 modules Évaluation en fin de briquette
Environnement Technologique CMOS (ETC) 4L + 1C + 2TP. technologie semi-conducteur, encapsulation, modélisation, simulation… Construction d’une Bibliothèque Analogique (CBA) 1L + 2TD + 1TP + 4SP + 1 Compte Rendu de µprojet. amplificateur opérationnel, simulation… Construction d’une Bibliothèque Numérique (CBN) 3L + 2TP + 4SP + 1 Compte Rendu de µprojet. cellule logique, simulation… Dessin des masques «layout» 1L + 1TP + 3SP Évaluation en fin de briquette ENST Paris – MIEL – L1

7 plan La briquette MIEL Positionnement Rappels ENST Paris – MIEL – L1

8 positionnement (1) 1 système = 1 circuit (SoC) …
Plusieurs circuits intégrés = 1 système Plusieurs fonctions = 1 circuit intégré Plusieurs transistors = 1 fonction de base (cellule, porte) Plusieurs masques = 1 transistor ENST Paris – MIEL – L1

9 positionnement (2) porte, transistor, masque
Vdd e s e s e s d g b Vdd ENST Paris – MIEL – L1

10 positionnement (3) Conception de CI spécialisés (ASIC) © brique DESSIN – L1 Utilisation des bibliothèques et des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis, Les cellules numériques sont conçues et caractérisées. ENST Paris – MIEL – L1

11 positionnement (4) Conception de circuits analogiques © brique ISER – Lx Utilisation des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis, Les cellules analogiques sont à concevoir et à caractériser… Les bibliothèques de cellules paramétrables sont à construire… ENST Paris – MIEL – L1

12 plan La briquette MIEL Positionnement Rappels Technologie CMOS
État de l’art (dimensions coûts) Principes d’une filière Du sable au boîtier Du masque à la puce ENST Paris – MIEL – L1

13 Technologie : état de l’art (1)
Grandeur unité valeur Ø de tranche mm 300 Densité (SRAM) nb_tr mm-2 5M Densité (µproc) nb_tr mm-2 1,7M Densité (logique) nb_tr mm-2 950k Nb max couches interconnexion 9+1 Aire moy du circuit mm-2 220 Aire max du circuit mm-2 850 Tension d’alimentation V 1,1 Fréquence GHz 2,5 Consommation max W 200 ENST Paris – MIEL – L1

14 Technologie : état de l’art (2)
Grandeur unité valeur Longueur de grille nm 54 (32) Largeur de jonction nm 150 Épaisseur de l’isolant de grille nm 1,2 Largeur du contact nm 80 Largeur du polysilicium nm 50 Largeur des vias µm 0,20 à 0,50 Largeur des métaux µm 0,15 à 0,80 ENST Paris – MIEL – L1

15 Technologie : état de l’art (3)
Grandeur unité valeur |Vth| V 0,25 |Idssat| mA *µm ,0 tp0INV ps 5 tp0NAND2 ps 10 Coupe transistor Coupe interconnexions ©Fujitsu Microelectronics 2002 ENST Paris – MIEL – L1

16 Technologie : coût Grandeur 1970 2000 Coût du CI (mm-2) 12 1,5
Densité (nb_tr mm-2) k Nouvelle usine Si (volume du marché) 1/200 1/120 Nouvelle usine Si (M) ENST Paris – MIEL – L1

17 Technologie : filière Si Croissance d’un lingot de Si, Ø 300mm (Si 1400°C) sable Purification par fusion de zone Découpe des tranches «wafer» «slice» Processus technologique photolithogravure… Découpe des puces «chip» «die» encapsulation «packaging» ENST Paris – MIEL – L1

18 Technologie un exemple de contrainte
Ø de tranche: 300mm Pureté du confinement classe 0,1 soit: nb_partØ>0,14µm < 35 m-3 «Particles per Wafer Pass» ©RECIF Toulouse 2002 ENST Paris – MIEL – L1

19 Technologie la «salle blanche»
©ATMEL Rousset 2002 ENST Paris – MIEL – L1

20 photolithogravure msk quartz=SiO2 UV X msk Cr résine ps SiO2 Si
0,25µm 0,08µm msk Cr résine ps SiO2 Si ENST Paris – MIEL – L1

21 croissance d'oxyde par diffusion locale oxide growth, field ox, thick ox, locos
Oxydation avec consommation de Si 1000°C + 2MPa Si + O2  SiO2 Oxydation du Si par plasma 500°C + 50kPa Si + O2  SiO2 LOCOS Oxydation thermique rapide RTO, four halogène 1000°C Si + O2  SiO2 résine ps Si3N4 Si ENST Paris – MIEL – L1

22 gravure etching résine ps SiO2 Si Gravure chimique humide, isotropique
SiO2 pas Si: 4HF + SiO2  SiF4 + 2H2O Gravure physique sèche, anisotropique - plasma (13Pa + 10Mhz) - plasma réactif de CF4 ENST Paris – MIEL – L1

23 dépôt deposition - - - - - + + + + + Ar+ Evaporation sous vide  100°C
Al, Cu, Si Ar+ Pulvérisation cathodique  100°C Ti, W, TiN Vapeur chimique réactive 50Pa + (400°C à 800°C) LPCVD . SiH4  Si + 2H2 . SiH4+ 2O2  SiO2+ 2H2O . 3SiCl2H2+4NH3  SI3N4+3HCl+6H2 ENST Paris – MIEL – L1

24 processus technologique CMOS Si
Al Cu tix=1µm P- BN B=1*1021m-3 W tix=1µm Vdd SiO2 tox=5nm N- BP P=8*1021m-3 N+ SDN CBP As RPS poly tix=0,4µm P+ SDP CBN B PSG t=1µm Si3N4 Nitrure Si locos toc=0,6µm TiSi2 siliciure ENST Paris – MIEL – L1

25 … et en vrai? LACM Filtre elliptique d’ordre 5 à capacités commutées
«CALOD» Filtre elliptique d’ordre 5 à capacités commutées ENST Paris – MIEL – L1

26 plan La briquette MIEL Positionnement Rappels
Introduction à l’encapsulation Objectifs Familles Impacts sur la conception ENST Paris – MIEL – L1

27 Introduction à l’encapsulation (1) packaging
Protéger le circuit contre Les chocs et les arrachements, Les rayonnements, Les pollutions… Communiquer avec l’extérieur Les alimentations, Les horloges, Les signaux utiles. Dissiper la chaleur ENST Paris – MIEL – L1

28 Introduction à l’encapsulation (2) exemple du Dual In line Package (DIP)
Broche «pin» «lead» Boîtier «package» Fil de connexion «bonding wire» Puce, circuit «chip» «die» Plot «pad» ENST Paris – MIEL – L1

29 Introduction à l’encapsulation (3)
CSP BGA En surface Sous toute l’aire 1,27mm  lb  1mm QFP En surface 4 côtés 1mm  lb  0,4mm Au travers 2 côtés opposés lb  2,54mm DIP Nb = nombres de broches = nb_e/s de la puce Ap = aire de la puce Ab = aire du boîtier lb = pas de brochage Ab  Nb / 2 * lb Ab >> Ap Ab  (Nb / 4 * lb)2 Ab > Ap Ab  Nb * lb2 Ab  Ap ENST Paris – MIEL – L1

30 Introduction à l’encapsulation (4)
QFP Quad Flat Pack CSP Chip-Scale Packaging PGA Pin Grid Array BGA Ball Grid Arrays FC-BGA Flip-Chip BGA TAB-BGA Tape-Automated-Bonding BGA EBGA Enhanced BGA FBGA Fine-pitch BGA FDH-BGA Face-Down Heat-enhanced BGA SO Small Outline MCP Multi Chip Package ENST Paris – MIEL – L1

31 Introduction à l’encapsulation (5)
CSP BGA FC BGA E BGA QFP DIP PGA SON MCP ENST Paris – MIEL – L1

32 conséquences Prise en compte de la température dans les modèles
Importance de la distribution du signal d’horloge Rapport entre les temps de propagation Dans les portes Dans les interconnexions Circuits d’amplification pour les plots CeINV  5fF CuPLOT  5pF ENST Paris – MIEL – L1

33 plan La briquette MIEL Positionnement Rappels
Réduction des dimensions «scaling down» Impacts sur les performances Impacts sur le rendement ENST Paris – MIEL – L1

34 Réduction des dimensions les interconnexions
tix Lix Wix toc connexion Si poly isolant de champ SiO2 B Si P- ENST Paris – MIEL – L1

35 Réduction des dimensions les transistors
W Si N+ tox G Si poly Lj isolant SiO2 B S D Si P- ENST Paris – MIEL – L1

36 Réduction des dimensions scaling down
réductions k > 1 L (L, Lj, Lix) L/k W (W, Wix) W/k t (tox, toc, tix) t/k V (Vdd, VthVdd/5) V/k caractéristiques Rds0 Rds0 Rix Rix*k C C/k ttr = Rds0C ttr/k tix = RixCix tix ENST Paris – MIEL – L1

37 Rendement yield Ligne de fabrication de tranches RL
nb éléments bons Rendement = nb éléments produits Ligne de fabrication de tranches RL Mesures de la puce sur tranche RP Assemblage: puce dans le boîtier RA Test final RF Test qualité RQ ENST Paris – MIEL – L1

38 Rendement yield Rendement total RT = RL * RP * RA * RF * RQ
Technologie émergente RT = 0,5 * 0,2 * 0,8 * 0,7 * 0,9 = 0,05 Technologie stabilisée RT = 0,9 * 0,8 * 0,95 * 0,95 * 0,99 = 0,64 ENST Paris – MIEL – L1

39 Rendement yield nb éléments bons Rendement = nb éléments produits
Aire du circuit (puce) A Densité surfacique de défaut D répartition axiale sur la tranche répartition en fonction de la taille du défaut distribution (effet d’amas) 1 R = R = exp (- A * D) 1 + A * D ENST Paris – MIEL – L1

40 réduction des dimensions et rendement
Aire du circuit (puce) A / k2 Densité surfacique de défaut D * k2 objets plus petits  plus sensibles aux défauts plus petits : distribution des défauts : loi en 1/r3  densité de défauts 1/r2 Rendement constant ENST Paris – MIEL – L1

41 réduction des dimensions
Et si on en profitait pour intégrer un plus grand nombre de transistors sur une même aire de Si? Aire du circuit (puce) A Densité surfacique de défaut D * k2 Rendement R / k2 Les performances… ENST Paris – MIEL – L1


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