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Vendredi 6 janvier 2006ENST Paris – COMELEC – Jean Provost1 / 41 MIEL – ETC - L1 Introduction, présentation et positionnement de la briquette. Rappels.

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1 vendredi 6 janvier 2006ENST Paris – COMELEC – Jean Provost1 / 41 MIEL – ETC - L1 Introduction, présentation et positionnement de la briquette. Rappels nécessaires

2 ENST Paris – MIEL – L1 2 plan La briquette MIEL Positionnement Rappels

3 ENST Paris – MIEL – L1 3 MIEL : objectifs Présenter une filière technologique, Découvrir lencapsulation «packaging», Élaborer et utiliser des modèles (fonction, perf.), Découvrir la construction dune bibliothèque de cellules pré-caractérisées: Assembler des transistors pour construire une cellule de traitement (analogique et numérique), Utiliser un simulateur logiciel du niveau électrique, Extraire les performances des cellules.

4 ENST Paris – MIEL – L1 4 MIEL : les moyens (1) 30 TH (45 heures): L = 9 TH CONF = 1 TH TD = 2 TH TP = 6 TH (A505) SP = 11 TH (A505) Éval. = 1 TH Enseignants (ENST Paris): Sylvain Guilley, Yves Mathieu, Jean François Naviner, Hervé Petit, Jean Provost. Conférencier: Michel Rivier (IBM France)

5 ENST Paris – MIEL – L1 5 MIEL : les moyens (2) Outils logiciels 1 poste unix par étudiant (A505) Spice3f5 : université de Berkeley (libre et ouvert) Eldo : PTT-CNET Anacad Mentor Graphics (propriétaire) Site intranet :

6 ENST Paris – MIEL – L1 6 MIEL : organisation 3 modules Environnement Technologique CMOS (ETC) 4L + 1C + 2TP. technologie semi-conducteur, encapsulation, modélisation, simulation… Construction dune Bibliothèque Analogique (CBA) 1L + 2TD + 1TP + 4SP + 1 Compte Rendu de µprojet. amplificateur opérationnel, simulation… Construction dune Bibliothèque Numérique (CBN) 3L + 2TP + 4SP + 1 Compte Rendu de µprojet. cellule logique, simulation… Dessin des masques «layout» 1L + 1TP + 3SP Évaluation en fin de briquette

7 ENST Paris – MIEL – L1 7 plan La briquette MIEL Positionnement Rappels

8 ENST Paris – MIEL – L1 8 positionnement (1) 1 système = 1 circuit (SoC) … Plusieurs circuits intégrés = 1 système Plusieurs fonctions = 1 circuit intégré Plusieurs transistors = 1 fonction de base (cellule, porte) Plusieurs masques = 1 transistor

9 ENST Paris – MIEL – L1 9 positionnement (2) porte, transistor, masque Vdd 0 es es es d d s s g g b b 0

10 ENST Paris – MIEL – L1 10 positionnement (3) Conception de CI spécialisés (ASIC) © brique DESSIN – L1 Utilisation des bibliothèques et des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis, Les cellules numériques sont conçues et caractérisées.

11 ENST Paris – MIEL – L1 11 positionnement (4) Conception de circuits analogiques © brique ISER – Lx Utilisation des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis, Les cellules analogiques sont à concevoir et à caractériser… Les bibliothèques de cellules paramétrables sont à construire…

12 ENST Paris – MIEL – L1 12 plan La briquette MIEL Positionnement Rappels Technologie CMOS État de lart (dimensions coûts) Principes dune filière Du sable au boîtier Du masque à la puce

13 ENST Paris – MIEL – L1 13 Technologie : état de lart (1) Grandeurunitévaleur Ø de tranchemm300 Densité (SRAM)nb_tr mm -2 5M Densité (µproc)nb_tr mm -2 1,7M Densité (logique)nb_tr mm k Nb max couches interconnexion9+1 Aire moy du circuit mm Aire max du circuit mm Tension dalimentationV1,1 FréquenceGHz2,5 Consommation maxW200

14 ENST Paris – MIEL – L1 14 Technologie : état de lart (2) Grandeurunitévaleur Longueur de grillenm 54 (32) Largeur de jonctionnm 150 Épaisseur de lisolant de grillenm 1,2 Largeur du contactnm 80 Largeur du polysiliciumnm 50 Largeur des viasµm 0,20 à 0,50 Largeur des métauxµm0,15 à 0,80

15 ENST Paris – MIEL – L1 15 Technologie : état de lart (3) Grandeurunitévaleur |Vth|V 0,25 |Ids sat |mA *µm -1 1,0 tp0 INV ps 5 tp0 NAND2 ps10 Coupe transistorCoupe interconnexions ©Fujitsu Microelectronics 2002

16 ENST Paris – MIEL – L1 16 Technologie : coût Grandeur Coût du CI ( mm -2 )121,5 Densité (nb_tr mm -2 )200250k Nouvelle usine Si (volume du marché)1/2001/120 Nouvelle usine Si (M )122000

17 ENST Paris – MIEL – L1 17 Technologie : filière sable Purification par fusion de zone Découpe des tranches «wafer» «slice» Si Croissance dun lingot de Si, Ø 300mm ( Si 1400°C) Processus technologique photolithogravure… Découpe des puces «chip» «die» encapsulation «packaging»

18 ENST Paris – MIEL – L1 18 Technologie un exemple de contrainte Ø de tranche: 300mm Pureté du confinement classe 0,1 soit: nb_part Ø>0,14µm < 35 m -3 «Particles per Wafer Pass» ©RECIF Toulouse 2002

19 ENST Paris – MIEL – L1 19 Technologie la «salle blanche» ©ATMEL Rousset 2002

20 ENST Paris – MIEL – L1 20 photolithogravure msk quartz=SiO 2 msk Cr SiO 2 Si résine ps UV X 0,25µm 0,08µm

21 ENST Paris – MIEL – L1 21 croissance d'oxyde par diffusion locale oxide growth, field ox, thick ox, locos Oxydation avec consommation de Si 1000°C + 2MPa Si + O 2 SiO 2 Si résine ps Si 3 N 4 LOCOS Oxydation du Si par plasma 500°C + 50kPa Si + O 2 SiO 2 Oxydation thermique rapide RTO, four halogène 1000°C Si + O 2 SiO 2

22 ENST Paris – MIEL – L1 22 gravure etching SiO 2 résine ps Gravure chimique humide, isotropique SiO 2 pas Si: 4HF + SiO 2 SiF 4 + 2H 2 O Gravure physique sèche, anisotropique - plasma (13Pa + 10Mhz) - plasma réactif de CF 4 Si

23 ENST Paris – MIEL – L1 23 dépôt deposition Ar + Pulvérisation cathodique 100°C Ti, W, TiN Vapeur chimique réactive 50Pa + (400°C à 800°C) LPCVD. SiH 4 Si + 2H 2. SiH 4 + 2O 2 SiO 2 + 2H 2 O. 3SiCl 2 H 2 +4NH 3 SI 3 N 4 +3HCl+6H 2 Evaporation sous vide 100°C Al, Cu, Si

24 ENST Paris – MIEL – L1 24 Si 3 N 4 Nitrure Si P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si SiO 2 t ox =5nm P+P+ SD P C BN B RPS N+N+ SD N C BP As W t ix =1µm V dd 0 PSG t=1µm poly t ix =0,4µm locos t oc =0,6µm es Al Cu t ix =1µm TiSi 2 siliciure

25 ENST Paris – MIEL – L1 25 … et en vrai? LACM «CALOD» Filtre elliptique dordre 5 à capacités commutées

26 ENST Paris – MIEL – L1 26 plan La briquette MIEL Positionnement Rappels Introduction à lencapsulation Objectifs Familles Impacts sur la conception

27 ENST Paris – MIEL – L1 27 Introduction à lencapsulation (1) packaging Protéger le circuit contre Les chocs et les arrachements, Les rayonnements, Les pollutions… Communiquer avec lextérieur Les alimentations, Les horloges, Les signaux utiles. Dissiper la chaleur

28 ENST Paris – MIEL – L1 28 Introduction à lencapsulation (2) exemple du Dual In line Package (DIP) Broche «pin» «lead» Boîtier «package» Puce, circuit «chip» «die» Plot «pad» Fil de connexion «bonding wire»

29 ENST Paris – MIEL – L1 29 Introduction à lencapsulation (3) Au travers 2 côtés opposés b 2,54mm DIP QFP En surface 4 côtés 1mm b 0,4mm CSP BGA En surface Sous toute laire 1,27mm b 1mm Nb = nombres de broches = nb_e/s de la puce Ap = aire de la puce Ab = aire du boîtier b = pas de brochage Ab Nb / 2 * b Ab >> Ap Ab (Nb / 4 * b ) 2 Ab > Ap Ab Nb * b 2 Ab Ap

30 ENST Paris – MIEL – L1 30 Introduction à lencapsulation (4) QFPQuad Flat Pack CSPChip-Scale Packaging PGAPin Grid Array BGA Ball Grid Arrays FC-BGAFlip-Chip BGA TAB-BGATape-Automated-Bonding BGA EBGAEnhanced BGA FBGAFine-pitch BGA FDH-BGAFace-Down Heat-enhanced BGA SOSmall Outline MCPMulti Chip Package

31 ENST Paris – MIEL – L1 31 Introduction à lencapsulation (5) QFP SON CSP PGA BGA FC BGA E BGA MCP DIP

32 ENST Paris – MIEL – L1 32 conséquences Prise en compte de la température dans les modèles Importance de la distribution du signal dhorloge Rapport entre les temps de propagation Dans les portes Dans les interconnexions Circuits damplification pour les plots Ce INV 5fFCu PLOT 5pF

33 ENST Paris – MIEL – L1 33 plan La briquette MIEL Positionnement Rappels Réduction des dimensions «scaling down» Impacts sur les performances Impacts sur le rendement

34 ENST Paris – MIEL – L1 34 Réduction des dimensions les interconnexions B Si P - isolant de champ SiO 2 t oc t ix L ix W ix Si poly connexion

35 ENST Paris – MIEL – L1 35 Réduction des dimensions les transistors B Si P - Si N + S LjLj D t ox SiO 2 isolant L W Si poly G

36 ENST Paris – MIEL – L1 36 Réduction des dimensions scaling down réductions k > 1 L (L, L j, L ix )L/k W (W, W ix )W/k t (t ox, t oc, t ix )t/k V (V dd, V th V dd /5)V/k caractéristiques Rds 0 Rds 0 R ix R ix *k CC/k tr = Rds 0 C tr /k ix = R ix C ix ix

37 ENST Paris – MIEL – L1 37 Rendement = nb éléments bons nb éléments produits Ligne de fabrication de tranchesR L Mesures de la puce sur trancheR P Assemblage: puce dans le boîtierR A Test finalR F Test qualitéR Q Rendement yield

38 ENST Paris – MIEL – L1 38 Rendement yield Rendement total R T = R L * R P * R A * R F * R Q Technologie émergente R T = 0,5 * 0,2 * 0,8 * 0,7 * 0,9 = 0,05 Technologie stabilisée R T = 0,9 * 0,8 * 0,95 * 0,95 * 0,99 = 0,64

39 ENST Paris – MIEL – L1 39 Rendement yield Aire du circuit (puce)A Densité surfacique de défautD répartition axiale sur la tranche répartition en fonction de la taille du défaut distribution (effet damas) R = A * D R = exp (- A * D) Rendement = nb éléments bons nb éléments produits

40 ENST Paris – MIEL – L1 40 réduction des dimensions et rendement Aire du circuit (puce)A / k 2 Densité surfacique de défautD * k 2 objets plus petits plus sensibles aux défauts plus petits : distribution des défauts : loi en 1/r 3 densité de défauts 1/r 2 Rendement constant

41 ENST Paris – MIEL – L1 41 réduction des dimensions Et si on en profitait pour intégrer un plus grand nombre de transistors sur une même aire de Si? Aire du circuit (puce)A Densité surfacique de défautD * k 2 RendementR / k 2 Les performances…


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